CPO (Co-Packaged Optics) 기술 보고서

CPO (Co-Packaged Optics) 기술 보고서_2025-01-06.docx

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제가 수집한 CPO 관련 자료 28편을 Perplexity AI를 이용하여 요약 정리한 결과물입니다.
아래 참고히시기 바랍니다. 
 
Executive Summary
CPO (Co-Packaged Optics)는 광학 엔진 (Optical Engine)과 ASIC 스위치/프로세서를 동일한 패키지 내에 통합하는 차세대 반도체 패키징 기술이다[1]. AI와 고성능컴퓨팅 (HPC) 데이터센터의 폭발적 증가로 인해 '상호연결 병목현상 (Interconnect Wall)'과 '전력 벽(Power Wall)'이 심화되면서 CPO는 필수적인 솔루션으로 주목받고 있다. 본 보고서는 CPO의 기술 현황, 핵심 구성요소, 이종 통합 기술, 그리고 향후 전망을 종합적으로 분석한다.

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1. 서론: AI 시대의 광학 패키징의 필요성
1.1 AI/HPC 데이터센터의 급속 확대
ChatGPT 등 대규모 언어모델(LLM)의 출현으로 인해 데이터센터의 규모가 급속도로 증가하고 있다. 2024년 기준 단일 대규모 AI 모델 학습에 필요한 GPU 서버 수는 1,000대 이상에 달하며, 이러한 규모의 확장에 따라 서버 간 데이터 전송 대역폭 요구도 급증하고 있다[2].
1.2 구리 기반 상호연결의 한계
전통적 구리(Copper) 기반 전기 상호연결 기술은 다음의 근본적인 한계에 직면하고 있다:

항목	구리 기반 상호연결	광학 기반 상호연결
거리당 전력소비	~1 mW/Gbps	<0.1 mW/Gbps
신호 감쇠	거리에 따라 심화	거리 독립적
상호 간섭(Crosstalk)	다중 Gbps에서 심각	면역성
배선 밀도 제약	심각한 제약 존재	매우 높은 밀도 가능

 
이로 인해 100m 이상 거리에서는 광학 상호연결이 필수적이며, CPO는 칩-투-칩(Chip-to-chip) 거리를 50mm 이내로 단축하여 광학의 장점을 활용하는 혁신적 기술이다[3].

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2. Co-Packaged Optics의 진화 경로
2.1 광학 패키징의 역사적 진화
CPO는 다음의 세 가지 세대를 거쳐 발전하고 있다[3][4]:
세대 1: Pluggable Optics (2000s-2023)
·         광학 트랜시버가 서버/스위치 보드의 가장자리에 장착
·         ASIC과의 거리: >300mm
·         전력소비: 기준 1x
·         지연시간(Latency): 기준 1x
·         주요 업체: Intel, Broadcom
세대 2: On-Board/Near-Package Optics (2018-2026)
·         광학 엔진이 PCB 또는 고성능 기판 위에 배치
·         ASIC과의 거리: ~150mm
·         전력소비: ~0.5x
·         지연시간: ~0.1x
세대 3: Co-Packaged Optics (2023-)
·         광학 엔진이 ASIC과 동일 패키지 내 통합
·         ASIC과의 거리: <50mm
·         전력소비: ~0.1x
·         지연시간: ~0.05x
·         주요 선도기업: Intel, Broadcom, NVIDIA
2.2 2024-2030 성능 로드맵

연도	기술 세대	대역폭	전력소비	지연시간
2024	On-Board Optics	1.6 Tbps	1x	1x
2026	CPO Gen-I	6.4 Tbps	0.5x	0.1x
202x	CPO Gen-II	12.8 Tbps	0.1x	0.05x

 

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3. Co-Packaged Optics의 핵심 기술 구성
3.1 광학 엔진(Optical Engine)의 구조
CPO의 광학 엔진은 다음 두 가지 주요 회로의 이종 통합으로 구성된다[1]:
3.1.1 광자 통합 회로(Photonic Integrated Circuit, PIC)
·         역할: 광신호 생성, 변조, 다중화, 감지
·         핵심 소자:
o    광원(Light Source): DFB 레이저, VCSEL, EML
o    변조기(Modulator): Mach-Zehnder, Ring Resonator, 직접 변조 레이저
o    다중화기(MUX/DeMUX): 파장분할다중화(DWDM)
o    포토다이오드(Photodiode): 광검출
·         기술 기반: 실리콘 포토닉스(SiPh)
3.1.2 전자 통합 회로(Electronic Integrated Circuit, EIC)
·         역할: 신호 처리, 직렬화/역직렬화, 신호 재생
·         핵심 소자:
o    드라이버(Driver): 변조기 구동
o    트랜임피던스 증폭기(TIA): 수신 신호 증폭
o    직렬화기/역직렬화기(SerDes): 병렬↔직렬 변환
o    신호 처리부(DSP): 등화, 클럭 복원, 오류 정정
3.2 광원 기술 비교

항목	VCSEL	DFB 레이저	EML
전력소비/채널	~1mW	20-100mW	10-50mW
대역폭(3dB)	30-39GHz	적음	65-108GHz
PAM4 데이터율	100-224Gbps	200+Gbps	225-256Gbps
풋프린트	1x	5x	2x
거리	50-100m	500m-10km	매질 의존
주요 응용	Intra-rack	Inter-rack	혼합

 
VCSEL은 100m 이하 단거리 링크에서 지배적이며, CPO에 최적화된 광원이다[5].
3.3 이종 통합 아키텍처
3.3.1 2D 이종 통합
·         PIC와 EIC가 공패키지 기판 상에 나란히 배치
·         μBump 또는 C4 범프로 연결
·         가장 성숙한 기술
3.3.2 2.5D 이종 통합
·         PIC와 EIC를 TSV-interposer 또는 organic-interposer 상에 통합
·         ASIC 스위치와 동일 코패키지 기판에 배치
·         성능 향상, 비용 증가
3.3.3 3D 이종 통합
·         PIC와 EIC를 수직 적층
·         높은 밀도, 복잡한 열관리
·         2027년 이후 상용화 예상[1]

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4. Silicon Photonics 기술 현황
4.1 실리콘 포토닉스 플랫폼
실리콘 포토닉스는 CMOS 공정으로 광학 소자를 반도체 기판에 제조하는 기술이다[5]:
·         파장: O-band (1310nm), C-band (1550nm)
·         파형가이드 재료: Silicon(Si), Silicon Nitride(SiN), Silicon-on-Insulator(SOI)
·         손실 특성:
o    Si waveguide: 1-3 dB/cm
o    SiN waveguide: 0.03 dB/cm (극저손실)
·         집적 수준: 수천 개의 마이크로튜브 레지노터 및 포토다이오드 집적 가능
4.2 유리 기판(Glass Substrate) 기술의 부상
Intel의 유리 기판 기술은 CPO 패키징의 새로운 방향을 제시한다[1]:

특성	유리 기판 (Glass Substrate)	유기 기판 (Organic Substrate)
표면 평탄도	우수	일반
광학 특성	우수	일반
열 안정성	우수	제한적
상호연결 밀도	높음	보통
제조 복잡도	높음	낮음
원가	높음	낮음

 
Through-Glass Via(TGV) 기술로 신호 경로를 수직 관통하며, 광파이드를 유리 기판 내부에 직접 형성 가능하다[2].

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5. CPO 구현 기술: 광결합 및 광재분배
5.1 Adiabatic Coupler 기술
광학 엔진과 칩 간의 효율적인 광결합은 CPO의 핵심 도전과제다. Adiabatic coupler는 다음과 같은 장점을 제공한다[3]:
·         결합 손실: <1 dB (O-band)
·         편광 의존도 손실(PDL): <1 dB
·         타입:
o    Silicon Nitride(SiN) → Polymer 모드 변환
o    설계된 테이퍼로 위상매칭 조건 만족
5.2 광재분배 레이어(Optical Redistribution Layer, ORDL)
고밀도 광학 신호 분배를 위해 ORDL이 패키지 기판 상에 형성된다:
·         재료: EpoCore/EpoClad 고분자 광파이드
·         특성:
o    전파손실: 0.43-0.48 dB/cm
o    단일모드 조건: 4μm x 5.7μm
o    모드장 직경(MFD): ~6μm (SMF-28 호환)
o    채널 피치: 50μm (고밀도)
5.3 광파이가이드 아키텍처

기술	칩-투-칩 손실	칩-투-섬유 손실	비고
SiN Adiabatic	<2 dB	<2 dB	O-band 최적화
유리 기판(Corning)	0.85 dB	-	초저손실
IMEC SiN 300mm	0.01 dB/interface	-	생산 규모화
유기 기판 고분자	<2.5 dB	<2.5 dB	저비용 솔루션

 
Table 1: 광결합 기술 성능 비교

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6. 주요 산업 동향 및 제품 진행상황
6.1 선도 기업의 CPO 개발 현황
Intel
·         기술: 유리 기판 기반, Silicon Photonics
·         진행상황: 2024년 First Fully Integrated Optical IO Chiplet 시연[4]
·         특징: 높은 집적도, 대량 생산 대비 미흡한 양률
Broadcom
·         기술: 51.2 Tbps CPO 모듈(2024)
·         구성: 16개의 1.6 Tbps 광학 엔진 + ASIC 스위치
·         진행상황: ECTC 2024 발표, 상용화 준비 중
NVIDIA
·         기술: Spectrum-X CPO(2024)
·         특징: NVLink + Optical Fabric 통합
·         대역폭: 25.6 Tbps 스위칭(현재), 51.2 Tbps(목표)
TSMC
·         기술: Silicon Photonics Roadmap(2024 발표)
·         계획:
o    2026년: 6.4 Tbps CPO 상용화
o    202x년: 12.8 Tbps 광칩 통합
·         파트너: Samsung, Broadcom, NVIDIA 등
Samsung
·         기술: 고급 패키징 + Silicon Photonics
·         일정: 2027년 상용화 예정(BSPDN, Silicon Photonics)
6.2 광학 IO 칩렛 기술
Ayar Labs (Global Foundries)
·         기술: Retimed Optical IO Chiplet
·         사양: 2.048 Tbps-4.096 Tbps
·         에너지: 4 pJ/bit[2]
·         공정: GF 45nm SOI
OpenLight (Intel 기술 기반)
·         광원: InP 기반 EML 레이저
·         고효율화: 양자우물 최적화
·         상용화: 2025년 이후

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7. CPO의 이점과 도전 과제
7.1 주요 이점
•      대역폭 밀도: 구리 기반 대비 10배 이상 향상
•      전력 효율: 광학 신호는 <0.1 mW/Gbps(구리: ~1 mW/Gbps)
•      지연시간: 신호 재생 불필요로 극저 지연
•      상호간섭 면역: 광신호는 크로스토크 면역성
•      확장성: 고밀도 광배선으로 메트로폴리탄급 규모 가능
7.2 기술적 도전 과제

과제	현황	해결 방향
광결합 손실	1-2 dB	Adiabatic coupler 고도화, 유리 기판
고열 관리	밀집 배치로 온도 상승	고급 냉각(TEC, 액냉), 열확산 설계
양률(Yield)	초기 50-60%	웨이퍼 수준 검사, 수리 가능 설계
신뢰성	새로운 기술	가속 수명 시험(ALT), 장기 검증 필요
비용	높음	규모 경제, 자동화 공정

 

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8. 향후 기술 로드맵
8.1 2027-2030년 전망

항목	2026	2028	2030
최대 대역폭	6.4 Tbps	12.8 Tbps	25.6 Tbps
전력소비	0.5x	0.1x	0.05x
칩-칩 거리	<50 mm	<30 mm	Monolithic
집적 수준	2.5D	3D	완전 통합
광원	VCSEL/DFB	통합 레이저	Photonic SoC

 
Table 2: CPO 기술 로드맵
8.2 차세대 기술: Photonic Interposer Chip
CPO의 다음 단계는 광자 중개 칩(Photonic Interposer Chip)이다[5]:
·         구조: CPU/GPU + HBM + Optical Waveguide Network이 단일 실리콘 칩에 통합
·         특징:
o    XPU-to-XPU, XPU-to-Memory 모두 광학 연결
o    수십~수백 개 프로세서와 메모리의 광학 네트워크 형성 가능
·         필수 요소: VCSEL 광결합 기술 확보
·         기대 시장: HBM 이상 규모의 새로운 반도체 부문

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9. 결론
Co-Packaged Optics는 AI 시대 데이터센터의 대역폭 및 전력 효율 위기를 해결하기 위한 필수 기술이다. Silicon Photonics, 유리 기판, VCSEL 등 핵심 기술들이 급속히 성숙하면서 2026년 상용화가 확실시되고 있다. 특히 TSMC, Samsung, Broadcom, NVIDIA 등 산업 주요 플레이어들의 전략적 투자로 인해 CPO의 시장 규모는 급속히 확대될 것으로 예상된다.
현재의 도전과제인 광결합, 양률, 신뢰성 등은 기술 고도화와 규모 경제를 통해 점진적으로 해결될 것이며, 향후 Photonic Interposer Chip과 같은 차세대 기술로의 진화도 이미 실험 단계에 접어들었다. 광학 기반 상호연결 기술에서 선제적으로 성공하는 기업이 향후 반도체 산업의 패권을 좌우할 것으로 판단된다.

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Bibliography
[1] Lau, J. H., et al. (2025). "Electronic Chip Package and Co-Packaged Optics (CPO) Technology for Modern AI Era: A Review." Micromachines, 16(4), 431. https://doi.org/10.3390/mi16040431
[2] Sun, C., et al. (2024). "Photonics for Die-to-Die Interconnects, Links and Optical IO Chiplets." In Proceedings of 2024 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, USA.
[3] Jin, T., Jo, K., Yoon, S., et al. (2024). "Status of Co-Packaged Optics based on Silicon Photonics." Journal of Microelectronics and Packaging Society, 31(4), 29-36.
[4] Intel. (2024). "Intel Demonstrates First Fully Integrated Optical IO Chiplet." News Release, June 26, 2024.
[5] Park, S., et al. (2024). "A New Semiconductor Technology: Photonic Interposer Chips." Electronics and Telecommunications Trends, 40(4), 113-123. https://doi.org/10.22648ETRI.2025.J.400411
[6] Nagarajan, R., et al. (2023). "2.5D Heterogeneous Integration for Silicon Photonics Engines in Optical Transceivers." IEEE Journal of Selected Topics in Quantum Electronics, 29(3), 8200209.
[7] Tan, M., Xu, J., Liu, S., et al. (2023). "Co-packaged optics (CPO) status, challenges, and solutions." Frontiers in Optoelectronics, 16(1), 1-40.
[8] Xu, J. H., He, J., van Asch, J., et al. (2025). "Low-Loss Integration of High-Density Polymer Waveguides with Silicon Photonics for Co-Packaged Optics." Proceedings of 2025 IEEE Conference.
[9] Brusberg, L., et al. (2023). "Glass Platform for Co-Packaged Optics." IEEE Journal of Selected Topics in Quantum Electronics, 29(3), 1-10.
[10] Park, S. G., et al. (2022). "Technologies for Optically Interconnected CPU." TechRxiv. https://doi.org/10.36227/techrxiv.19738048.v1