2.5D, 3D IC 관련 기술 자료

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NO	키워드	제목 / 내용 요약	등록일	출처	URL
T1	2.5D	The Survey of 2.5D Integrated Architecture: An EDA perspective (Invited Paper)	2025-03-04	ACM Digital Library	https://dl.acm.org/doi/10.1145/3658617.3703134
T2	2.5D	Electrothermal co-optimization of 2.5D power distribution network with TTSV cooling	2025-07-16	nature	https://www.nature.com/articles/s41598-025-09914-y
T3	2.5D	The Survey of 2.5D Integrated Architecture: An EDA Perspective	2025-01-21	IEEE, ASP-DAC	https://www.cse.cuhk.edu.hk/~byu/papers/C248-ASPDAC2025-SurChiplet.pdf
T4	2.5D	Packaging-Aware EMC for 2.5D/3D Semiconductor Devices with Key-Point Radiated Checks	2024-10-11	Preprints.org	https://www.preprints.org/manuscript/202510.0867/v1
T5	2.5D	Analytical Thermo-Mechanical-Aware Placement Framework for 2.5D-IC > AI 및 전장용 칩렛(Chiplet) 증가로 인한 열 및 기계적 신뢰성 문제를 해결하기 위해, 배선 길이와 온도, 워피지(휘어짐)를 동시에 최적화하는 'ATMPlace' 프레임워크가 개발되었습니다. 물리 기반의 컴팩트 모델을 사용하여 기존 방식 대비 10배 빠른 속도로 최적의 칩렛 배치를 생성할 수 있습니다. 실험 결과, 기존 툴 대비 배선 길이는 최대 146% 개선되었고 온도와 워피지는 각각 최대 13%, 27% 감소하는 성능을 입증했습니다.	2025-11-21	arXiv	https://arxiv.org/abs/2511.17319
T6	2.5D Package	Advanced Packaging Technologies for Multi-Die Integration – Lesson 2 - YouTube 동영상 (영어) > 2.5D , Interposer, COWOS 등 다양한 Package 기술 설명함	2025-11-05	Ansys	https://www.youtube.com/watch?v=dCbrD1_SVxE
T7	2.5D Package	Introduction to Multi-Die Semiconductors – Lesson 1 - YouTube 동영상 (영어) > 2.5D , Interposer, COWOS 등 다양한 Package 기술 설명함	2025-11-05	Ansys	https://www.youtube.com/watch?v=cN34Xnqjnrg
T8	2.5D Test	Best Practices for Testing 2.5D Chiplet Package Designs	2025-01-22	Chiplet Summit 2025	https://share.google/bnKI2EzUkkSFqjfaN
T9	2.5D Test	고성능반도체패키지, 테스트소켓, 프로브카드설계자를위한신호무결성분석솔루션	2025-04-21	Huwin	https://share.google/3G2ksaM8GBBug8Hn9
T10	2.5D, 3D	2.5D vs. 3D IC: Which Chip Packaging Tech Is Right for You?     . Why 2.5D vs. 3D IC matters in modern chip design     . What Is 2.5D IC integration?     . What Is 3D IC integration?     . How to choose between 2.5D and 3D IC     . Real world applications of 2.5D and 3D IC technologies     . Siemens EDA solutions for advanced IC packaging     . Frequently Asked Questions (FAQ)     . Final thoughts on choosing between 2.5D and 3D IC technologies	2025-06-24	Siemens	https://blogs.sw.siemens.com/semiconductor-packaging/2025/06/24/2-5d-vs-3d-ic-which-chip-packaging-technology-is-right-for-you/
T11	2.5D, 3D	2.5D vs. 3D IC: Which Chip Packaging Tech Is Right for You?     . YouTube 동영상 : From 2.5D to true 3D IC: What's driving the next wave of Integration	2025-06-24	Siemens	https://youtu.be/5tUm6bA51bw?list=PL1m1vu8_quoAcV1ryR_0Q1gSLf6_VWY6e
T12	2.5D, 3D, Chiplet	Multi-FIdelity Thermal Modeling for 2.5D and 3D Multi-Chiplet Architectures > 2.5D와 3D 패키징을 활용한 칩렛 기반 이종 집적은 계산 성능 향상과 비용 절감을 제공하지만, 높은 집적도로 인해 열 관리 문제가 심화된다. 이에 본 논문은 정확도와 속도 균형을 맞춘 **다중 정밀도 열 모델(MFIT)**을 제안하여 설계 공간 탐색과 실시간 열 관리 효율을 높였다. 테스트 결과, 제안된 모델은 정확도 손실 없이 며칠 걸리던 시뮬레이션을 수초~수밀리초 수준으로 단축했다.	2025-12-02	arXiv	https://share.google/xrKE9zEKDIe1O6o3u
T13	2.5D, 3D, COP	Status of High-End Performance Packaging (2.5D & 3D) and Copackaged optics	2025 06-23	SEMI.org	https://share.google/4NjNRCXKv8BA6JCBT
T14	2.5D, 3D, 패키징	ASTI Market Insight 329 : 반도체 첨단 패키징 2.5D, 3D 패키징을 중심으로 > 인공지능, 자율주행 등 고성능 반도체 수요 증가로 인해 기존 2D 구조의 한계를 극복하는 2.5D, 3D 첨단 패키징 기술이 핵심으로 부상하고 있으며, 세계 시장은 2023년 약 493억 달러에서 2028년 약 820억 달러 규모로 연평균 10.7% 성장이 전망됩니다. 첨단 패키징은 메모리 패키징이 가장 큰 시장이나, MEMS/센서 분야가 가장 높은 연평균 성장률(13.4%)을 보일 것으로 예상됩니다. TSMC, 삼성전자, 인텔 등 소수 기업과 아시아 태평양 지역이 시장을 주도하고 있으며, 국내는 대기업 주도의 기술 개발과 더불어 민관 협력 체계 구축 및 첨단 패키징 생태계 조성이 요구됩니다.	2025-05-14	한국과학기술정보연구원 KISTI	https://astinet.kr/reports/market-insights/673606
T15	2.5D, Design	Design and verification of silicon bridge in 2.5D advanced package based on universal chiplet interconnect express (UCIe)	2025-05-01	ScienceDirect	https://www.sciencedirect.com/science/article/abs/pii/S0026271425001234
T16	2.5D, Design	Optimization of embedded cooling in 2.5D integrated circuits through genetic algorithm-driven TSV layout design	2025-09-01	ScienceDirect	https://www.sciencedirect.com/science/article/abs/pii/S036054422502907X
T17	2.5D, Interposer	Advanced Packaging Fundamentals for Semiconductor Engineers : 2.5DPackage, Interposer 전반 공부에 유용	2025-05-07	Semiconductor Engineering	https://share.google/9I4BdoVnKYcvYZ9b2
T18	2.5D, Interposer	Next-generation high-density RDL packaging for a 2.5D large silicon interposer : Page 10~15 - PDF 파일 첨부	2025-01-01	Chip Scale Review	https://chipscalereview.com/wp-content/uploads/2025/01/Chip-Scale-Review_January-February_2025-digital.pdf
T19	2.5D, Test	Optimization of Built-In Self-Test test chain configuration in 2.5D Integrated Circuits Using Constrained Multi-Objective Evolutionary Algorithm	2025-03-01	ScienceDirect	https://www.sciencedirect.com/science/article/abs/pii/S0952197624020359
T20	2.5D, Test	A constrained multi-objective coevolutionary algorithm with adaptive operator selection for efficient test scheduling in interposer-based 2.5D Ics	2025-10-01	ScienceDirect	https://www.sciencedirect.com/science/article/abs/pii/S2210650225002433
T21	2.5D, Thermal	Multi-chip Jet impingement cooling for heat dissipation in 2.5D integrated system with 1 kW+ thermal design power	2025-07-01	ScienceDirect	https://www.sciencedirect.com/science/article/abs/pii/S0017931025003199
T22	2.5D, Trends	Emerging Trends and Key Markets in 2.5D and 3D Semiconductor Packaging Technologies	2024-11-04	Semiconductor Digest	https://www.semiconductor-digest.com/emerging-trends-and-key-markets-in-2-5d-and-3d-semiconductor-packaging-technologies/
T23	2xD Package, RDL, Warpage	2xD Package의 RDL 공정중 Through via Layer 소재에 따른 Wafer Level Warpage의 유한 요소 해석 > 2.xD 패키지에서 RDL 및 through-via 층의 재료(EMC, Si, glass 등)에 따라 웨이퍼 레벨 반전·warpage가 어떻게 변하는지 유한요소해석으로 평가한 논문. Si carrier + RDL(PI, Cu, through-via layer) 구조를 1/4 모델과 복합 셸 요소로 모델링하고, 200°C→RT 냉각 시 재료별 CTE·탄성률 차이가 warpage에 미치는 영향을 분석. through-via 층 재료와 RDL 적층 수/두께 조합에 따라 warpage 크기와 형상이 크게 달라지며, 최적 재료·두께 조합을 통해 warpage를 최소화할 수 있음을 제시.	2024-12-30	Korea Science	https://share.google/PpPPEhc88vXoYJlpQ
T24	Advenced Packaging, Panel Level Packaging, PLP	Packaging is Shaping Future Electronics > 마이크로일렉트로닉스 집적은 와이어본딩에서 플립칩, TSV 기반 2.5D/3D, 칩렛 및 고밀도 인터포저로 진화하며 패키징이 시스템 성능을 좌우하는 핵심 기술로 부상하고 있다.​ Fraunhofer IZM는 유기·유리·Si 기판, Through-X via, 서브마이크론 RDL, 웨이퍼·패널 레벨 패키징을 통해 AI·전력·광·RF 응용을 위한 초고집적·고신뢰 패키지 솔루션을 제공한다.​ 향후 대면적 패널 레벨 패키징과 디지털 공정 모니터링/ADK가 칩렛 기반 대형 AI 패키지의 비용·성능 최적화를 이끄는 주요 방향으로 제시된다.	2025-06-11	Fraunhofer IZM	https://share.google/7Y5vlzb9urfkX5VBX
T25	Bridge Die, MBoS	Advanced Package용 Molded Bridge Die on Substrate(MBoS) 공정 기술 연구 : Molded Bridge Die 구조 (Hana Micron)	2024-06-26	Korea Science	https://doi.org/10.6117/kmeps.2024.31.2.016
T26	Chiplet	High-Bandwidth Chiplet Interconnects for Advanced Packaging Technologies in AI/ML Applications: Challenges and Solutions	2024-11-07	IEEE Eplore	https://ieeexplore.ieee.org/document/10767590?denied=
T27	Chiplet	Heterogeneous Packaging Technologies for Chiplet and Memory Integration : Samsung	2024-03-28	IMAPS	https://share.google/vDNIdztkeMbtPLstP
T28	Chiplet	Advanced packaging:the key enabler for the next generation of high-performance devices : ASE	2025-06-26	SEMI	https://share.google/7qbW3eHMXmoR5C1yI
T29	Chiplet	Chiplets and heterogeneous ic packaging building blocks and tradeoffs : AMKOR	2024-03-21	IMAPS	https://share.google/Fimn4JAcaQtaK90BF
T30	Chiplet	The Survey of Chiplet based Integrated Architecture : An EDA Prespective	2024-11-08	arXiV	https://share.google/s5LgIx217PQ4zoZNJ
T31	Chiplet	ChipletQuake: On-Die Digital Impedance Sensing for Chiplet and Interposer Verification	2025-08-07	MDPI	https://www.mdpi.com/1424-8220/25/15/4861
T32	Chiplet	MITSUI & CO. Global Strategic Studies Institute(미쓰이물산 글로벌 전략 연구소, MGSSI) > Biz Tech Focus 2025, > Chiplets - How New Semiconductor Architectures Are Reshaping the Competitive Landscape -	2024-03-27	Mitsui & Co.	https://www.mitsui.com/mgssi/en/report/detail/__icsFiles/afieldfile/2025/03/27/2501btf_ogawa_ishiguro_e.pdf
T33	Chiplet	IEEE Open Journal of the Solid-State Circuits Society. > High-bandwidth Chiplet Interconnects for Advanced Packaging Technologies in AI/ML Applications: Challenges and Solutions	2024-11-23	IEEE JSSCS	https://doi.org/10.1109/OJSSCS.2024.3506694
T34	Chiplet	IEEE HIR Annual Conference 2025 > Interconnect Technologies for Multi-Chiplet Heterogeneous Integration	2025-02-21	IEEE HIR	https://share.google/D8RU8ZN6dW6jhNHAJ
T35	Chiplet	ETRI > 발간자료 > 전자통신동향분석 > Vol. 40, No. 5 인공지능컴퓨팅과 지능형 보안기술 동향 > 칩렛 이종집적 첨단패키지 기반 LLM 가속기 설계 동향_P13-P21. 장명재_216호_최종	2025-10-01	ETRI	https://ettrends.etri.re.kr/ettrends/216/0905216002/
T36	Chiplet	Journal of Electrical Systems > Chiplet-Based Architectures for High-Performance Computing	2024-06-10	JES	https://journal.esrgroups.org/jes/article/download/8718/5835/15847
T37	Chiplet	Chiplet-Based Techniques for Scalable and Memory-Aware Multi-Scalar Multiplication	2025-02-17	SEMANTIC SCHOLAR	https://www.semanticscholar.org/paper/affef57ce93b70748763f829c11a32c4aa65dc58
T38	Chiplet	SK HYNIX NEWSROOM > TECH & > [패키징X파일 1편] 반도체 산업의 새로운 챕터, 칩렛	2025-09-18	SK HYNIX	https://news.skhynix.co.kr/packaging-x-files-ep1/
T39	Chiplet	Advanced Chiplet Placement and Routing Optimization Considering Signal Integrity < IEEE Transactions on Components, Packaging and Manufacturing Technology > 신호 무결성(Signal Integrity, SI)을 고려한 새로운 최적화 접근법 제안: 칩렛 기반 이종 통합 시스템에서 발생하는 복잡한 배치 및 배선 문제를 **신호 무결성 인식 계층적 마르코프 결정 프로세스(MDP)**로 공식화하고, P2R(Place-to-Route) 알고리즘을 제안했습니다. 산업 표준 준수 및 성능 검증: 이 방법은 UCIe(Universal Chiplet Interconnect Express) 아이 마스크 사양을 통합하여 데이터 전송률에 따른 신호 무결성 요구사항을 준수하도록 설계되었습니다. 우수한 결과 달성: P2R 알고리즘은 10가지 벤치마크 문제에서 단일 반복만으로 평균 0.869 UI의 아이 다이어그램 개구부를 달성하여, 기존 무작위 검색이나 심층 강화 학습 방식보다 최대 71.7% 더 우수한 성능을 보였습니다.	2025-04-15	ResearchGate CPMT	https://www.researchgate.net/publication/390825578_Advanced_Chiplet_Placement_and_Routing_Optimization_considering_Signal_Integrity
T40	Chiplet	Special Events Presentations 6) Advances in Chiplets: Tackling Fault Isolation and Failure Analysis in Heterogeneous Integration > 칩릿 기반 이종 집적 시스템에서 발생하는 결함 모드와 고장 메커니즘을 사례 중심으로 정리한다.​ . 고장 격리·진단을 위한 DfT, 모니터 회로, 패키지 레벨 분석 기법을 소개한다.​ . 수율·신뢰성 확보를 위해 설계·공정·패키징 연계 접근이 필요함을 강조한다	2025-06-04	ECTC 2025	https://ectc.net/wp-content/uploads/2025/06/ECTC2025_SpecialSession_6-Advances-in-Chiplets.pdf
T41	Chiplet	Special Events Presentations 9) EEE EPS Seminar: User Perspective of Chiplet Technology > 클라우드·AI 고객 관점에서 칩릿 도입 시 얻는 성능·원가·유연성 이점을 정리한다.​ . 칩렛 생태계, 인터커넥트 표준, 검증·테스트 프레임워크의 성숙도와 한계를 논의한다.​ . IP 재사용·멀티벤더 공급망 관점의 비즈니스·기술 과제를 함께 제시한다.	2025-09-05	ECTC 2025	https://ectc.net/wp-content/uploads/2025/09/ECTC2025_SpecialSession_9-EPS-Seminar_User-Perspective-of-Chiplet-Technology.pdf
T42	Chiplet	Simulation-Driven Evaluation of Chiplet-Based Architectures Using VisualSim > VisualSim을 이용해 멀티다이 SoC 및 칩렛 기반 시스템의 성능을 시뮬레이션하고 분석했다. ARM 멀티코어 프로세서와 CMN600 NoC를 포함한 칩렛 구조를 모델링하여 통신 지연, 메모리 효율, 전력-성능 균형 등을 평가했다. 연구 결과는 칩렛 기반 반도체 설계 최적화를 위한 성능 영향 요인을 규명하고 향후 설계 방향을 제시한다.	2025-11-03	arXiv	https://share.google/NUhJ5EQVQOVokp1vW
T43	Chiplet	Tiny Chiplets Enabled by Packaging Scaling - Opportunities in ESD Protection and Signal Integrity > 첨단 패키징 기술의 확대는 2.5D/3D 이종 집적을 가능하게 하여 데이터 이동 효율이 높은 대규모 VLSI 시스템을 구현할 수 있게 한다. 그러나 기존 I/O 회로(ESD 보호 및 신호 회로)는 면적 오버헤드를 유발해 칩렛 크기 축소에 한계를 준다. 본 연구는 ESD 보호와 신호 구성을 단순화해 칩렛 미세화와 재사용성을 향상시키는 방안을 제시한다.	2025-11-25	arXiv	https://share.google/CKPzFmfIYxHpIJFFX
T44	Chiplet Design	IJCNIS Journal > Home / Archives / Vol. 17 No. 7 (2025) / Research Articles > CHIPLET-BASED ARCHITECTURES: REDEFINING THE FUTURE OF SYSTEM-ON-CHIP (SOC) DESIGN	2025-08-18	IJCNIS (International Journal of Communacation Networks and Information Security)	https://ijcnis.org/index.php/ijcnis/article/view/8512
T45	Chiplet Design	Tyndall National Institute, EUROPRACTICE Partner > CHIPLET INTEGRATION SERVICES WITHIN EUROPRACTICE    . Design Rules and Services, Version:v1.7 (September 2024)  - 총 28Page	2024-09-30	Tyndall	https://europractice-ic.com/wp-content/uploads/2024/11/Chiplet-Integration-Design-Rules-v1.7-Sept-2024.pdf
T46	Chiplet, D2D, X-Cube, I-Cube, 2.5D	Transform Your Vision : Create Cutting Edge Chiplets Using Foundry (Samsung) > 이 발표 자료는 “모놀리식 vs 칩렛, 어떤 선택이 적합한가?”에서 출발해, 칩렛 도입 시 PPAC·재사용·생태계·패키징 등을 어떻게 판단해야 하는지와 공정·D2D·패키지까지 아우르는 칩렛 설계 체크리스트를 제시한다. 삼성 파운드리는 2 nm GAA부터 14 nm까지 공정 노드, UCIe·BoW·XSR/USR 등의 D2D 인터페이스, X‑Cube·I‑Cube(S/R/E)·H‑Cube 같은 2D/2.5D/3D 패키징 플랫폼을 조합해 HBM+로직 기반 칩렛 시스템을 구현하는 실제 플로우와, 이를 지원하는 SAFE 생태계를 강조한다. 전체 메시지는 “선단 파운드리+HBM 메모리+고급 패키징+SAFE 파트너 네트워크”를 통합한 삼성의 원스톱 오픈 칩렛 플랫폼을 활용하면, 고객이 AI·HPC·모바일·오토모티브용 칩렛 제품을 더 빠르게, 더 낮은 리스크와 비용으로 개발할 수 있다는 것이다.	2025-01-21	Chiplet Summit 2025	https://share.google/KTQq4EoDTwNehjS81
T47	Chiplet, FA	Special Events Presentations 6) Advances in Chiplets: Tackling Fault Isolation and Failure Analysis in Heterogeneous Integration > 칩렛·이종 집적 패키지에서 공정 복잡도와 결함 모드가 증가함에 따라, 전기적 FI, 3D 결함 로컬라이제이션, 비파괴 이미징, 샘플 준비·재료 분석을 통합한 고도화된 FA 워크플로의 필요성을 다룬 세션이다.​ ASE·AMD·Sigray·TeraView·Zeiss는 GHz-SAM·나노 CT·고급 X-ray/XRF·EOTPR·상관 현미경 등 패키지 레벨의 미세 결함 탐지 기법과, TSV·HBM·FOCoS·하이브리드 본딩 구조에서의 FI 사례와 한계를 공유한다.​ 플립칩–인터포저–기판–PCB까지 다층 구조의 “블랙박스” 패키지에서, 해상도–스루풋 트레이드오프·워페이지·디바이스 접근성 문제를 해결하기 위해, AI/LLM 기반 멀티모달 이미지 분석·자동 어노테이션·데이터셋 구축이 차세대 FA의 핵심 축으로 제안된다	2025-06-04	ECTC 2025	https://ectc.net/wp-content/uploads/2025/06/ECTC2025_SpecialSession_6-Advances-in-Chiplets.pdf
T48	Chiplet, interposer	ChipletQuake: On-die Digital Impedance Sensing for Chiplet and Interposer Verification	2025-04-28	arXiv	https://arxiv.org/html/2504.19418v1
T49	COWOS Capa	AI산업 COWOS Capa Data > TSMC의 CoWoS CAPA는 2025년 연말 월 60K 규모로 2024년 대비 두 배가량 증대될 것으로 예상되지만, 수요(월 70K)가 여전히 견조하여 공급 부족이 지속되고 있습니다. . NVIDIA가 CoWoS 수요의 65%를 차지하며 시장 지배력을 강화하고 있으며, Blackwell 시리즈 주력화에 따라 CoWoS-S 대신 CoWoS-L 패키징 비중이 56%로 가장 높아졌습니다. . 이러한 NVIDIA GPU 수요 호조는 HBM 시장의 성장을 견인하고 있으며, SK하이닉스의 HBM 증설(2025년 연말 170K 목표)에 따라 국내 HBM 관련 장비 및 소부장 밸류체인의 수혜가 예상됩니다.	2025-06-05	현대차증권	https://share.google/QmIMIKZJ47jmd2iLV
T50	COWOS, Interposer	WLP, PLP, FOWLP, FOPLP, CoWoS® (TSV-interposer), CoPoS (TGV-interposer), and advanced packaging : 36페이지~ 참조	2025-08-06	Chip Scale Review	https://share.google/hVLN1rdi3fvFygwAy
T51	DRAM	A True Process-Heterogeneous Stacked Embedded DRAM Structure Based on Wafer-Level Hybrid Bonding	2023-02-21	MDPI	https://www.mdpi.com/2079-9292/12/5/1077
T52	FOWLP, Interposer, Chiplet, RDL'	Development and Optimization of Fine-Pitch RDL for RDL Interposer, and Embedded Bridge Die Interposer Fabrication Using Fan-Out Wafer-Level Packaging Technology > 본 연구는 FOWLP 기반 2.5D 및 Embedded Bridge Die 인터포저에 적용되는 미세 피치 RDL 공정을 개발하고 최적화했다. 신규 양성 포토레지스트를 이용해 노광 에너지와 포커스 조건을 조정하여 미세 패턴의 해상도와 균일성을 향상했다. 최적화된 RDL 기술은 칩렛 기반 AI 및 HPC 패키징에서 높은 신호 무결성과 집적도를 구현하는 핵심 기반 기술로 확인되었다.	2026-01-04	Preprints.org	https://www.preprints.org/manuscript/202601.0122
T53	Glass Interposer	Electrical Performance Analysis of High-Speed Interconnection and Power Delivery Network (PDN) in Low-Loss Glass Substrate-Based Interposers	2023-09-29	MDPI	https://www.mdpi.com/2072-666X/14/10/1880
T54	Heterogeneous Chiplet	A Heterogeneous Chiplet Architecture for Accelerating End-to-End Transformer Models > 트랜스포머 전체 모델(inference)을 가속하기 위해 SM‑MC‑DRAM과 ReRAM을 2.5D 인터포저 위에 이기종 칩렛으로 통합한 2.5D‑HI 아키텍처를 제안한다. 주의(attention)는 GPU형 SM‑MC‑DRAM 칩렛이, FFN과 임베딩은 ReRAM 칩렛 매크로가 담당하고, 데이터플로우를 반영한 SFC 기반 NoI 및 MOO‑STAGE로 최적 배치·라우팅을 설계한다. 기존 TransPIM/HAIMA 대비 지연을 최대 11.8배, 에너지를 2.36배까지 개선하고, 3D‑HI로 확장 시 성능·온도·ReRAM 노이즈까지 함께 최적화 가능함을 보인다.	2025-04-30	ACM Digital Library	https://share.google/5mN0o4NBYJa1bv3TT
T55	Heterogenous IC, Chiplet, Test	Heterogeneous Integrated Product Testability Best-Known Methods > 이종 집적(HI) 테스트의 복잡성 해결: 여러 개의 칩렛을 하나의 패키지에 통합하는 이종 집적 기술이 발전함에 따라, 각 구성 요소의 품질을 보장하기 위한 표준화된 테스트 접근 방식과 전략이 필수적입니다. 테스트 용이성 설계(DFT) 적용: 제조 비용을 낮추고 수율을 높이기 위해 다이 수준 테스트, 인터커넥트 테스트, 그리고 시스템 수준의 가시성을 확보하는 DFT(Design for Testability) 최적 실무를 설계 초기 단계부터 도입해야 합니다. 에코시스템 협력의 중요성: 설계자, 제조사, 테스트 장비 업체 간의 긴밀한 협력을 통해 IEEE 1838과 같은 최신 테스트 표준을 준수하고 고도화된 오류 진단 기술을 확보하는 것이 성공의 핵심입니다.	2022-01-19	IEEE, Electronic Packaging Society	https://share.google/tySClwibI4RwhWGTP
T56	Intel	Intel > Foundry > Advanced Packaging & Test : Technology Brief 파일 확인 가능함 > Advanced Chiplet Packaging / > EMIB 2.5D / > Foveros-S 2.5D / > Fovberos-R 2.5D / > Foveros-B 2.5D / > Foveros Direct 3D / > EMIB 3.5D / > Advenced Chiplet Test	2025-09-26	INTEL	https://www.intel.com/content/www/us/en/foundry/packaging.html
T57	Intel	Technology Brief > Foveros 2.5D packaging technology enables complex chip designs	2025-07-25	INTEL	https://www.intel.com/content/dam/www/central-libraries/us/en/documents/2025-07/foveros-25d-product-brief.pdf
T58	interposer	Low-Cost Interposer Attacks on Confidential Computing via Dynamic Memory Aliasing > 기밀 컴퓨팅의 물리적 취약점 발견: 하드웨어 기반의 기밀 컴퓨팅(TEE) 환경에서 CPU와 메모리 사이의 통신을 가로채는 **저비용 인터포저(Interposer)**를 통해, 암호화된 데이터의 무결성을 파괴하고 시스템을 제어할 수 있는 새로운 공격 방식이 제안되었습니다. 동적 메모리 앨리어싱 공격: 공격자는 물리적 인터포저를 사용하여 메모리 주소 라인을 조작함으로써, 서로 다른 논리적 주소가 동일한 물리적 메모리 위치를 가리키게 만드는 동적 메모리 앨리어싱(Dynamic Memory Aliasing) 기법을 활용합니다. 기존 방어 체계의 한계 노출: 이 공격은 데이터 암호화만으로는 물리적 주소 조작을 막을 수 없음을 보여주며, 이를 방어하기 위해서는 더 강력한 메모리 인증 및 무결성 보호 기술이 필수적임을 시사합니다.	2025-10-20	Battering Ram	https://share.google/AT0YTDDg7N7GJNRK8
T59	KGD	Screening For Known Good Interposers	2025-01-14	SemiEngineering	https://semiengineering.com/screening-for-known-good-interposers/
T60	Microvia, Cu	Effect of Organic Additives on Filling Behavior and Microstructure of Electrodeposited Cu in Microvia for Semiconductor Packages > 2.1D 반도체 패키징 기판에 적합한 미세 구리 배선 형성 기술을 개발하고자, 30 ㎛ 직경의 비아(via) 패턴에 대한 유기첨가제를 사용하는 구리 전해도금의 특성을 조사하였다. 전해도금 용액에 포함되는 유기첨가제의 조합과 농도에 따른 도금층의 비아 내 충진 거동과, 미세조직 및 집합조직 발달에 미치는 영향을 분석하였다. 상용 유기첨가제로 사용되는 가속제(accelerator)와 억제제(suppressor)의 전기화학적 거동을 회전 원판 전극(rotating disk electrode, RDE)을 이용한 정전류 측정(galvanostatic measurement)을 통해 해석하였고, 이를 바탕으로 비아 도금을 위한 용액에 포함되는 각 유기첨가제의 농도를 결정하였다. 이후 억제제의 농도는 일정하게 유지하고 가속제의 농도를 변화시키면서 비아 패턴에 대한 구리 도금을 실시하였고, 이에 따른 비아 내 구리 충진 특성과 결함 여부를 광학현미경 및 집속 이온 빔(focused ion beam, FIB)을 이용하여 관찰하였다. 또한, 결정립의 크기 및 형상, 결정방위와 결정립계 특성을 전자 후방 산란 회절(electron backscatter diffraction, EBSD) 분석기술을 이용하여 분석하였다. 이러한 일련의 실험 결과, 30 ㎛급 비아 내 구리 충진 거동이 억제제 + 가속제 조합의 농도에 의해 영향을 받으며, 구리 결정립 구조의 변화를 가져오는 특정 유기첨가제 조합에서 바텀-업(bottom-up) 충진이 촉발됨을 확인하였다.	2025-07-15	Korea Science	https://koreascience.kr/article/JAKO202520439603817.page
T61	RDL, Interposer	Fine Pitch RDL for RDL Interposer, and Embedded Bridge Die Interpose > FOWLP 기반 2.5D RDL 인터포저와 임베디드 브리지 다이 인터포저용 미세 피치 RDL (2 µm/2 µm L/S) 구현을 위해, 신규 양성 CAR 포토레지스트와 포토 공정 조건을 개발·최적화한 네페스/공주대 공동 연구 프리프린트입니다. 스핀 코팅 두께, 노광 에너지, 포커스 오프셋, 소프트 베이크/PEB 조건을 실험 매트릭스로 최적화하여, 패턴 붕괴 없이 균일한 2 µm L/S와 우수한 LER·측벽 형상을 확보하고 도금·시드 에칭 이후 FIB 단면으로 구조 안정성을 검증했습니다. 결과적으로 AI·HPC용 칩렛 패키징에서 고집적 인터커넥트와 신호 무결성을 달성할 수 있는 실용적 파인 피치 RDL 공정 윈도우를 제시하며, 향후 다층 RDL 및 다양한 인터포저 아키텍처로 확장 가능하다고 주장합니다.	2026-01-04	MDPI	https://doi.org/10.20944/preprints202601.0122.v1
T62	Silicon Interposer, TSV, CA, DPA	Test Methods for Evaluation of Silicon Interposer Manufacturing Process > 실리콘 인터포저는 TSV(Through Silicon Via)와 웨이퍼 본딩 공정으로 구성된 3D 패키징 기술이다. 공정 품질 평가는 CA(Construction Analysis)나 DPA(Destructive Physical Analysis)로 진행되며, 단면 샘플 분석이 핵심이다. 새로운 시편 준비법(고정–연마–폴리싱)은 단면을 더 선명하게 만들어 공정 취약점을 효과적으로 평가할 수 있다.	2025-04-09	ResearchGate	https://www.researchgate.net/publication/391388427_Test_Methods_for_Evaluation_of_Silicon_Interposer_Manufacturing_Process
T63	Test	Test Methods for Evaluation of Silicon Interposer Manufacturing Process	2025-05-02	ResearchGate	https://www.researchgate.net/publication/391388427_Test_Methods_for_Evaluation_of_Silicon_Interposer_Manufacturing_Process
T64	Test	Test-Path Scheduling for Interposer-Based 2.5D Integrated Circuits Using an Orthogonal Learning-Based Differential Evolution Algorithm	2025-08-20	MDPI	https://www.mdpi.com/2227-7390/13/16/2679
T65	Test	Fault Modeling, Testing, and Repair for Chiplet Interconnects	2025-06-15	ScienceDirect	https://www.sciencedirect.com/science/article/pii/S2709472325000346
T66	Test, CoWoS, CoPoS	Test Insertions and Test Challenges for AI-HPC in CoWoS and CoPoS Advanced Heterogeneous Integrated Packages > ITC, International Test Conference > YouTube 동영상 > AI 데이터센터용 CoWoS/CoPoS 등 이기종 통합 패키지(GPU·HBM·스위치·CPO)가 확산되면서, 칩렛·스택 HBM·광엔진까지 포함한 테스트 복잡도와 중요성이 폭증하고 있다는 내용이다. 고가(수천~2만8천 달러급) 패키지를 스크랩하지 않기 위해, 웨이퍼·스택 HBM·CoW/CoP 모듈·패키지·보드·SLT까지 “known good everything”을 지향하는 다단 테스트 인서션 및 메트롤로지/AOI/X-ray 활용이 필요하다고 강조한다. 증가하는 전력·발열, 하이브리드 본딩, CPO/실리콘 포토닉스, UCIe와 같은 새로운 인터커넥트가 프로버·테스터·쿨링·테스트 셀 풋프린트에 큰 도전이자 테스트 업계의 성장 기회라는 메시지로 마무리한다.	2025-09-24	ITC, TERADYNE	https://www.youtube.com/watch?v=mbUzbnn0YXs&t=37s
T67	TSV, Defect, Testing	TSV-to-TSV Resistive Bridging Defects Post-Bond Testing and Diagnosis > TSV 결함 진단의 중요성: 3D 집적 회로(3D IC)의 핵심 연결 기술인 TSV(Through Silicon Via)에서 발생하는 인접 비아 간 단락(Bridging) 결함은 제품의 신뢰성과 수율에 직결되는 중대한 문제임을 강조합니다. 디지털 기반의 병렬 테스트 제안: 표준 셀을 이용한 **전합성 디지털 회로(All-digital design)**를 통해 본딩 후 TSV 간의 저항성 브릿징 결함을 탐지하고 위치를 찾아내는 효율적인 병렬 테스트 및 진단 스킴을 제안했습니다. 기존 기술 대비 우수성 증명: 90nm 공정 몬테카를로 분석 결과, 기존 기술보다 더 넓은 범위의 결함 저항을 감지할 수 있고, 실리콘 면적 비용이 낮으며, 설계 용이성(DFT) 면에서도 우수함을 입증했습니다.	2022-10-26	Emerging Tech Conference, Edge Intelligence	https://share.google/Ooojuqr7kH2xT9xTb
T68	Warpage	Warpage in Advanced Packaging_ Challenges, Measurement Techniques, and Mitigation Strategies for Heterogeneous Integration	2025-03-24	Korea Science	https://share.google/VO1BTthJpqOyORqg8
T69	Warpage, 2.5D	" Efficient Warpage Simulation of Complex 2.5-D/3-D IC Structures with Novel Meshing Algorithm and Layerwise Plate Theory " > 복잡한 2.5D/3D IC의 휨(Warpage) 시뮬레이션 개선: 2.5D/3D IC 패키지는 얇은 적층 구조와 복잡한 재료 경계 때문에 제조 시 휨 현상 예측이 중요하며, 기존의 유한 요소법(FEM) 기반 시뮬레이션은 높은 계산 비용과 육면체 메쉬 생성의 어려움이 있었습니다. . 새로운 메쉬 알고리즘 및 이론 적용: 이 문제를 해결하기 위해, 복잡한 구조에 효율적인 Sweep 육면체 메쉬(Sweep Hexahedral Meshes)를 생성하는 새로운 알고리즘과 이를 기반으로 **2차원 층별 판 이론(2-D Layerwise Plate Theory)**을 수정하여 시뮬레이션 수렴 속도를 더욱 개선했습니다. . 획기적인 효율성 증명: 제안된 방법은 상용 소프트웨어인 Ansys Workbench와 비교했을 때, 메쉬 생성 시간을 74.7배에서 221배까지 대폭 줄이고, 메쉬 노드 개수도 5.26배에서 18.4배까지 감소시켜 복잡한 2.5D/3D IC 구조의 휨 해석 효율성과 정확도를 혁신적으로 높였음을 입증했습니다.	2025-12-03	ResearchGate	https://www.researchgate.net/publication/398284932
T70	Warpage, 2.xD	Finite Element Analysis of Wafer Level Warpage with Respect to the Materials of Through-via Layer during RDL Process in 2.xD Package > Journal of Microelectronics and Packaging Society, 31권 4호, 64–70 (2024) > 2.xD Package의 RDL공정 중 Through-via Layer 소재에 따른 Wafer Level Warpage의 유한요소해석 > 이 논문은 2.xD 패키지용 인터포저·브리지의 RDL 공정에서, 스루비아 층(through-via layer) 재료(EMC, Si, glass)와 RDL 적층 수에 따라 웨이퍼 레벨 워페이지가 어떻게 달라지는지를 유한요소해석(FEA)으로 비교·분석한다. 8인치 웨이퍼의 1/4 영역을 Si 캐리어+through-via layer+RDL(폴리이미드·Cu 혼합) 복합 쉘 모델로 구성하고, 200 ℃에서 25 ℃로 냉각하는 열 하중 조건에서 단층 및 다층 RDL을 해석한 결과, 열팽창계수(CTE)와 탄성계수 차이에 따라 EMC > glass > Si 순으로 워페이지가 커지며, RDL 두께·층수가 증가할수록 선형적으로 워페이지가 증가하는 것이 확인되었다. 이를 통해 Si 캐리어 유지, through-via 층 재료 선택, RDL 두께·층수 최적화가 워페이지 최소화를 위한 핵심 설계 인자임을 제시하며, 실제 측정(shadow moiré)와 약 94.5% 일치하는 기준 FEA 모델을 구축해 설계 단계에서 공정 불량·신뢰성 리스크를 사전 평가할 수 있음을 보인다.	2025-02-10	마이크로전자 및 패키징학회지	https://doi.org/10.6117/kmeps.2024.31.4.064
T71	이종 집적	High-Efficient and Fast-Response Thermal Management by Heterogeneous Integration > 인터포저 기반 2.5D 칩렛 패키지에서 다이아몬드 히트스프레더를 이종 집적해, 단일칩·멀티 칩렛 모두에서 고효율·고속 응답 열관리를 구현하는 구조를 제안한 연구입니다. 고전력 밀도 조건에서 최대 접합 온도를 20 °C 이상 낮추고, 패키지 열임피던스를 약 0.023 °C/W 수준까지 줄여 기존 공정 대비 크게 향상된 냉각 성능을 보입니다. 전력 밀도·칩 두께·칩렛 간 간격·다이아몬드 두께·구리 스프레더 대비 효과 등을 FEM으로 분석해, 400–600 µm 일체형 다이아몬드 스프레더가 열성능·비용 균형에 유리하다고 결론냅니다.	2025-07-04	SSRN, ELSEVIER	https://papers.ssrn.com/sol3/papers.cfm?abstract_id=5986110
T72	패키지, 마이크로비아	반도체 패키지 마이크로비아에서의 구리충진 거동과 미세 조직에 미치는 전해 도금 유기첨가제의 영향 > 2.1D 패키지용 30 μm급 마이크로비아에서 Cl⁻, accelerator, suppressor 조합에 따른 Cu 전해도금 충진성(bottom‑up filling 여부)과 결함 형성 특성을 실험적으로 분석한 논문. RDE 갈바노스택 측정으로 첨가제별 전기화학 거동을 파악하고, 비아 단면·FIB·EBSD로 충진 형태, 결정립 크기 분포, 방위(texture), 쌍정 및 grain boundary 특성을 평가. 특정 accelerator/suppressor 농도 조합에서 CEAC 메커니즘에 의해 바텀업 충진이 유도되고, 이때 결정립 미세화·쌍정 증가·텍스처 제어 및 시트저항/자가어닐 특성이 동시에 개선됨을 보고.	2025-07-25	Korea Science	https://share.google/Ob4UhQ3ifb5k38zqv
T73	2nm, 3D IC	Breaking Physics Limits-How 2nm Chip Technology Powers Next-Gen 3D ICs > TSMC N2 공정을 중심으로 2nm 노드의 GAA 나노시트 트랜지스터, 백사이드 파워 딜리버리, N2 NanoFlex 아키텍처가 제공하는 성능·전력·밀도 향상을 정리한다. 신소재(루테늄 계열 배선, 향상된 Black Diamond 저유전 재료, 에어갭 등)와 3D 적층·TSV·마이크로플루이딕 냉각 등 패키지·열관리 기술을 포괄적으로 리뷰한다. EUV 리소그래피, 메트롤로지·파티클 관리, AI 기반 공정 제어까지 포함한 제조 인프라와 AI/HPC/모바일 등 응용별 성능·전력 벤치마크를 제시한다.	2025-06-01	Fusion of Multidisciplinary Research (FMR)	https://share.google/e04gg4iZzvhIsAHnH
T74	3D	정보통신기획평가원 > 우측 전체메뉴 아이콘 (한문 三 자 모양) > 지식정보 > 정기간행물, ICT동향정보, 종책/통계자료, 공개자료실... 등 >> 정책/통계자료 > 반도체 3D 패키징(3D Packaging) [KEIT 기술통계리포트 2025-9월 4주차]	2025-09-29	정보통신기획평가원	https://iitp.kr/kr/1/knowledge/statisticsList.it
T75	3D	정보통신기획평가원 > 우측 전체메뉴 아이콘 (한문 三 자 모양) > 지식정보 > 정기간행물 / ICT동향정보 / 정책/통계자료 /공개자료실... >> 정책/통계자료 > 반도체 3D 패키징 (3D Packaging) [KEIT 기술통계리포트 2025-9월 4주차]	2025-09-29	정보통신기획평가원	https://iitp.kr/kr/1/knowledge/statisticsList.it
T76	3D	Leveraging 3D Technologies for Hardware Security: Opportunities and Challenges	2025-08-26	arXiv	https://arxiv.org/abs/2508.19309
T77	3D	System Technology Co-Optimization for Advanced 3D & Heterogeneous Integration	2025-06-28	SEMI	https://share.google/7iRC8lpKHlqdPcUqS
T78	3D	SK HYNIX NEWSROOM > TECH & > [패키징X파일 2편] 반도체 기술의 대항해시대, 웨이퍼라는 대륙의 공간적 제약을 뛰어넘는 ‘3D 이종집적기술’	2025-11-19	SK HYNIX	https://news.skhynix.co.kr/packaging-x-files-ep2/
T79	3D Chips	Interposer-Based ESD Protection: A Potential Solution for μ-Packaging Reliability of 3D Chips	2025-04-01	ResearchGate	https://www.researchgate.net/publication/390996172_Interposer-Based_ESD_Protection_A_Potential_Solution_for_m-Packaging_Reliability_of_3D_Chips
T80	3D IC	Physical Design for Advanced 3D ICs: Challenges and Solutions	2025-03-16	ACM Digital Library	https://dl.acm.org/doi/10.1145/3698364.3709127
T81	3D IC Integration	Advanced-IC-technologies-CWL : 181페이지~ 참고	2025-02-19	ntu.edu.tw	https://share.google/LoYoNFmAcFiJpjy1x
T82	3D Integration, Edge AI	3D Integration Technology and Near-Memory Computing for Edge AI : PhD Thesis, Arturo Prieto (182페이지) > 인공지능 사물인터넷(AIoT) 시대에는 로컬 디바이스에서의 분산 처리가 점점 더 중요해지고 있다. 이는 중앙 서버와의 데이터 송수신을 줄이려는 필요성에서 비롯되었으며, 개인 정보 보호와 지연(latency) 문제에 대한 우려로 인해 AI 애플리케이션을 엣지 디바이스에서 직접 처리하는 방향이 부상하고 있다. 그러나 이러한 애플리케이션의 연산 요구는 메모리와 에너지 제약이 있는 엣지 디바이스의 처리 능력 향상을 요구한다. 본 논문에서는 엣지 AI 구현을 개선하기 위한 두 가지 접근 방식—기술 통합(technology integration)과 하드웨어 아키텍처 설계(hardware architecture design)—을 중심으로 해결책을 평가하였다. . 기술 통합을 통한 고성능 구현은 주로 트랜지스터의 크기를 축소(scaling)하는 데 초점을 맞추어 왔다. 그러나 제조 공정은 점점 더 고비용화되고 있으며, 새로운 기술적 돌파구 개발에도 여러 한계가 존재한다. 이에 대한 대안으로, 반도체 구성 요소를 3D 상호연결(3D interconnection)을 통해 적층하는 ‘3차원 통합’(third dimension) 기술이 주목받고 있다. 여러 기술 중 3D 순차 통합(3D Sequential Integration, 3DSI)은 3D 콘택(contacts)의 소형 피치를 가능하게 하며, 고집적 회로(high-integration circuit)를 구현할 수 있다. 본 연구에서는 3DSI 공정을 기반으로 설계 및 특성화된 표준 셀 라이브러리를 구축하였으며, 이는 디지털 설계에서 높은 집적도를 위한 핵심적인 논리 셀들을 포함하고 있다. . 엣지 AI의 기반이 되는 집적회로(IC) 설계는 메모리 및 컴퓨팅 자원의 향상을 통해 플랫폼의 연산 능력을 강화하는 데 중점을 둔다. 기존의 컴퓨팅 아키텍처는 컴퓨팅 유닛과 메모리 유닛을 별도의 독립된 요소로 구분하는 폰 노이만(von Neumann) 구조를 기반으로 한다. 이에 비해, 근접 메모리 컴퓨팅(Near-Memory Computing, NMC)은 연산을 메모리 근처로 이동시켜 효율을 높이는 대안적 접근 방식으로 제시된다. NMC는 기존 SRAM의 저수준 구조를 침범하지 않으면서도 하드웨어 가속을 위한 메모리 대역폭을 향상시킨다. 또한 연산 집중형 AI 작업을 처리할 수 있도록 맞춤형 하드웨어 가속기를 자원 제약 플랫폼에 통합함으로써 성능을 확장하였다. 아울러 설계 아키텍처의 모듈화를 통해 유연성도 확보하였다. . 제안된 아키텍처들은 엣지 디바이스에 통합된 AI 하드웨어 가속기의 성능을 강조하는 프로그램을 통해 평가되었으며, 이를 통해 소프트웨어와 하드웨어의 공동 설계(co-design)의 중요성이 입증되었다. 본 논문의 주요 기여는 3DSI 기반 회로 설계 및 NMC 아키텍처를 중심으로, 성능(performance), 에너지 효율(energy efficiency), 그리고 면적 효율(area efficiency)을 종합적으로 평가한 데 있다.	2026-01-14	LUND University	https://portal.research.lu.se/files/233355086/PhD_Thesis_Arturo_Prieto.pdf
T83	3D Stacked	AccelStack - A Cost-Driven Analysis of 3D-Stacked LLM Accelerators > 새로운 3D 구조 및 모델 제안: 하이브리드 본딩 기술을 활용해 메모리를 로직 위에 수직으로 쌓는 'Memory-on-Logic' 구조를 제안하고, 이에 최적화된 성능 및 비용 분석 모델(DoD, DoW, WoW 방식 지원)을 구축하였습니다. 월등한 추론 성능: 시뮬레이션 결과, 3D 적층형 가속기는 다양한 LLM 워크로드에서 NVIDIA A100(FP16) 대비 최대 7.17배, H100(FP8) 대비 2.09배 더 빠른 추론 성능을 기록하였습니다. 비용 효율성 입증: 칩렛(Chiplet) 기반 설계를 적용할 경우, 단일 칩(Monolithic) 구현 방식보다 반복 엔지니어링 비용(RE cost)을 약 38.09% 절감할 수 있음을 확인하였습니다.	2025-08-12	The Hong Kong University of Science and Technology	https://share.google/WwnzY1LJJMa29ODQ2
T84	3D 적층	3D 적층을 위한 화합물 반도체 소재 기술 동향 > 인공지능(AI)과 사물인터넷(IoT) 등 차세대 기술 대응을 위해 기존 2D 통합을 넘어선 3D 적층 기술의 중요성이 증대되고 있습니다. 기존의 기판 분리 기술을 보완할 새로운 개념으로 2차원 소재를 활용한 '반데르발스 에피택시(van der Waals epitaxy)'와 '원격 에피택시(remote epitaxy)' 기술이 제안되었습니다. 이 기술들은 미래 차세대 반도체의 핵심 기술로 전망되며, 박막 분리 및 이종 집적 기술 발전에 기여할 것으로 기대됩니다.	2025-03-20	한국전자통신연구원(ETRI)	https://share.google/Cy24PinfctY3MZ62n
T85	3D 패키징, 솔더	3D 반도체 패키징 적용을 위한 Sn-58wtBi 솔더의 취성 개선 전략 리뷰 > 저융점 Sn‑58Bi 솔더가 3D 패키징에서 warpage·열손상을 줄이는 장점이 있으나, 높은 취성으로 충격 신뢰성이 낮은 문제를 정리. 합금 설계(Ag, In, Cu, Sb, Zn, Te, RE 등 합금원소), 나노분말/나노복합(MWCNT, rGO, B4C, AlN, ZnO, BN 등), 공정·접합 구조(에폭시 하이브리드, 다층/복합 솔더, EPI, SAC leveling)로 인성·연성 개선 사례를 리뷰. 미세조직(Ag3Sn, Cu6Sn5, SnSb, ZnSn IMC, Bi-rich 분포) 제어를 통해 인장강도·전단강도와 파괴에너지, 열·전기 특성을 동시에 향상시키는 설계 방향을 제시.	2024-12-30	Korea Science	https://share.google/MqlAxr6ChXaZZngDf
T86	3D, AI	SEMI 회원사의 날 2025 발표자료 - Sep.25, 2025 - PDF 파일 4개    . Semiconductor Market Outlook | 김수겸, 부사장, IDC    . 반도체 공급망의 Net-Zero 가속화를 위한 재생에너지 확대 노력 | 정태영, 부장, SEMI    . Advanced 3D Stacking Technology for High Performance Computing | 유봉영, 교수, 한양대학교    . Building the Future: AI Investment, Equipment & Materials Market Outlook | Clark Tseng, Sr.Director, SEMI	2025-09-25	SEMI	https://www.semi.org/ko/semi_members_day_2025_presentations
T87	3D, HBM	3-D Stacked HBM and Compute Accelerators for LLM > LLM용 가속기에서 2.5D HBM 대비 3D stacked HBM‑on‑logic / logic‑on‑HBM 구조의 대역폭·에너지 효율 이점을 평가하고, 열·전력망 제약을 정량 분석한 연구. DRAM die 및 BEOL 열모델, PDN IR-drop 모델을 구축해 memory‑on‑logic과 logic‑on‑memory 각각에서 허용 전력 밀도, 온도(95°C 한계), IR-drop 개선 방안을 제시. 8‑high HBM on logic + 16‑high HBM on interposer의 하이브리드 구조로 KV-cache와 모델 파라미터를 분리해, 2.5D 대비 최대 4배까지 LLM 추론 throughput 향상 가능함을 보임.	2025-10-21	ResearchGate	https://share.google/6hB1c8AQPNtUf0Z5O
T88	3D, Photonic	3D Electronic-Photonic Heterogenous Interconnect Platforms > 고성능 컴퓨팅(HPC) 시스템의 대역폭 및 메모리 한계를 해결하기 위한 3D 전자-광자 이종 인터커넥트(EPIC) 플랫폼을 제안. EPIC 플랫폼은 기존 전기적 TSV 대신 TSOV(Through Silicon Optical Vias)를 사용하여 고속 데이터 통신을 광 도메인으로 전환함. 이 플랫폼은 기존 3D 전기 인터커넥트를 능가하는 >10 TB/s/mm²의 대역폭 밀도를 보여주며, <100 fJ/bit 고속 통신 달성 경로를 제시	2025-10-04	arXiv	https://share.google/IhHgaRn5fDkw6H2QN
T89	AI, 3D Integration	Ultrafast Generative AI by Ultradense 3D Integration-A Case Study on LLM-based Edge Inference > 초고밀도 3D 메모리-온-로직 구조와 새로운 데이터 매핑 전략을 통해 LLM 기반 GenAI의 prefill 및 generation 성능을 크게 향상한다. MAC 유닛과 메모리 파티션 간의 병렬 3D 링크로 메모리 대역폭과 가중치 지역성을 극대화해 Llama 3.2 1B 기준 5K tokens/sec 이상 생성 가능하다. 고급 로직 노드를 활용해 prefill 지연을 줄이고, 극한 대역폭 환경에서의 전력 밀도 문제를 파이프라인 접근으로 완화한다.	2025-12-02	ACM Digital Library	https://share.google/lhjYQDykT3ULmlzkF
T90	Thermal, HBM	Thermal Issues Related to Hybrid Bonding of 3D-Stacked High Bandwidth Memory: A Comprehensive Review	2025-05-25	MDPI	https://www.mdpi.com/2079-9292/14/13/2682