▶ 키워드 : Chiplet, 2.5D, 3D, AI, DRAM, Memory, D2D, Thermal, UCIe, Interposer, Glass, 2.3D Hybrid, Photonic, DFT, Substrate, Wire Bonding, FOWLP
| ♥ 반도체 기술 자료 (29건) | |||||||
| NO | 분류 | 키워드 | 제목 | 3줄 내용 요약 | 등록일 | 출처 | URL |
| NO | 분류 | 키워드 | 제목 | 3줄 내용 요약 | 등록일 | 출처 | URL |
| T1 | Advanced Packaging, Chiplet, Glass/Organic Substrate | Advanced packaging, K-AP, Chiplet, UCIe, HBM, Glass interposer, Organic interposer, Fan‑out, MR‑MUF | KRICT Insight 25-3호: 칩이 집을 바꾼다 – 첨단 케이스대 패키징 이야기 | 글로벌 첨단 패키징(2.5D/3D, 팬아웃, 유리·유기 인터포저, HBM 등) 기술·시장 동향을 K-산업 관점에서 정리. 국내 OSAT·소재·장비·IP 에코시스템과 K-AP 전략, K-OSAT 육성 방향을 제시. UCIe, MR-MUF, 하이브리드 본딩, 글라스 코어 등 차세대 패키징 로드맵을 개략적으로 정리한 리뷰 성격 문서. |
2025-11-27 | Korea Research Institute of Chemical Technology (KRICT) | https://www.krict.re.kr/cmm/fms/FileDown.do?atchFileId=FILE_000000015727Th1&fileSn=0 |
| T2 | Security, 2.5D, Active Interposer | Chiplet security, 2.5D RoT, Active interposer, TRANSMON, CMC, Split manufacturing | 2.5D-Root-of-Trust: Securing the Chiplet Ecosystem | 멀티 벤더 칩렛/인터포저 시스템에서 NoC·캐시 코히어런스·공유 메모리 경로를 악용한 하드웨어 트로이 공격 위협 모델을 정리. 능동 인터포저 기반 2.5D Root-of-Trust 구조를 제안하고, TRANSMON/CMC로 메모리·코히어런스 트래픽을 모니터해 공격을 차단하는 런타임 방어 기법을 분석. 능동 인터포저 설계 플로우에서 PI/SI·PPA에도 이점이 있음을 보이며, 2.5D 보안 설계 방향을 제시. |
2026-06-20 | IEEE Transactions on Computers (preprint via arXiv) | https://arxiv.org/pdf/2606.22198 |
| T3 | 3D RF SiP, Glass Package | RF SiP, Glass interposer, TGV, Heterogeneous integration | 3D Heterogeneous Integrated RF Systems-in-Package using Glass Packaging | RF 시스템용 3D 헤테로지니어스 인티그레이션에서 글라스 패키지·TGV를 활용한 SiP 구조를 제안. 저손실·저 CTE 글라스 기판과 고밀도 RDL을 이용해 RF 성능, 집적도, 열·기계 특성을 동시에 최적화하는 설계를 소개. 안테나·RF 프론트엔드·디지털 칩을 단일 글라스 기반 SiP로 집적한 사례와 측정 결과를 제시. |
2025-03-11 | IMAPS 2025 Device Packaging Conference | Phoenix, AZ | https://imapsource.org/article/151756-3d-heterogeneous-integrated-rf-systems-in-package-using-glass-packaging.pdf |
| T4 | AI/정책, IT 전략 | AI, Digital trends, Macro, Policy | IT Future Strategy 2025-6: NIA가 전망한 2026년 12대 AI·디지털 트렌드 | NIA가 2026년 글로벌·국내 거시경제 및 AI·디지털 트렌드를 분석하고 12대 키워드를 정리한 전략 보고서. 에이전틱 AI, 6G, XR, 디지털 ID, 양자·PQC, 에너지·메모리 이슈 등 기술/정책 아젠다를 종합적으로 다룸. 국내 공공·산업 정책 관점에서 AI 인프라, 규제, 거버넌스 로드맵을 제시. |
2025-12-31 | NIA (National Information Society Agency) | https://nia.or.kr/common/board/Download.do?bcIdx=28932&cbIdx=25932&fileNo=1 |
| T5 | 3D Electronic–Photonic, HPC | 3D integration, Photonics, Interposers, Energy efficiency | 3D Electronic–Photonic Heterogeneous Interconnect Platforms Enabling Energy-Efficient Scalable Architectures for Future HPC Systems | 전자·광 집적을 결합한 3D 헤테로지니어스 인터커넥트 플랫폼을 제안, HPC 시스템의 에너지·대역폭 한계를 완화. 실리콘 포토닉스 기반 3D 스택/인터포저에서 전자–광 신호 경로, 라우팅, 패키지 구조를 분석. 기존 전기적 링크 대비 에너지/비트와 스케일아웃 측면의 이점을 정량 평가. |
2026-03-31 | 학술 컨퍼런스/저널 (HPC interconnect) | https://arxiv.org/pdf/2510.03943 |
| T6 | 3D DRAM, LLM Accelerator | 3D DRAM, Near-memory, LLM, Full-stack evaluation | A Full-Stack Performance Evaluation Infrastructure for 3D DRAM-based LLM Accelerators | 3D DRAM(예: HBM/3D-Stack DRAM)을 사용하는 LLM 가속기를 대상으로 아키–마이크로–런타임 전층을 포함한 평가 인프라를 제안. 다양한 메모리 용량/대역폭·토폴로지 조합에서 LLM 추론 성능·에너지·지연을 분석. 메모리 바운드 워크로드에서 3D DRAM 설계 선택이 시스템 수준 QoS에 미치는 영향을 정리. |
2026-04-09 | 학술 논문 (full-stack LLM accelerator evaluation) | https://arxiv.org/pdf/2604.08044 |
| T7 | 3D Logic Stack, LLM Service | 3D logic stacking, Disaggregation, LLM serving | 3DLS: A 3D Logic-Stacked Architecture for Disaggregated LLM Serving | LLM 서빙용 디스어그리게이티드 시스템에서 3D 로직 스택 구조(3DLS)를 제안. 컴퓨트·메모리를 분리/재배치한 3D 로직 스택으로 지연·에너지·자원 활용을 개선하는 아키텍처를 설계. 시뮬레이션으로 기존 2D/보드 레벨 디스어그리게이션 대비 성능·비용 이점을 평가. |
2026-07-02 | 연구 논문 (3D logic-stacked LLM serving) | https://arxiv.org/pdf/2607.01617 |
| T8 | 메모리 시장/거시, AI | HBM, DRAM, Memory bottleneck, AI economics | AI’s Tightest Bottleneck: Memory Chips | AI 붐으로 인한 HBM/DRAM 수요 급증이 메모리 공급 구조를 어떻게 바꾸고 있는지 분석한 리서치 리포트. HBM이 표준 DRAM 용량을 잠식하면서 자동차, PC 등 비-AI 수요에 미치는 가격·공급 충격을 정량 분석. 미국-중국 메모리 산업/정책 경쟁, MATCH 법안 등 지정학적 리스크와 장기 투자/설비 증설 전망을 논의. |
2026-06-18 | Deutsche Bank Research Institute | https://share.google/oTlIGzKD6J887gSmH |
| T9 | AI/ML + Packaging, Review | AI/ML, Advanced packaging, Warpage, Reliability, Co-design | Advanced Semiconductor Packaging Design via Artificial Intelligence and Machine Learning: A Review | AI/ML을 이용한 첨단 패키지 설계·해석(열/기계/전기)의 최신 사례를 종합 정리한 리뷰. 마이크로채널/히트싱크, FO-WLP/PLP, 2.5D/3D 패키지의 열, 워페이지, 스트레스 예측을 위한 서로게이트 모델·최적화 기법을 분류. SI/PI·열·기계·신뢰성까지 포함하는 멀티도메인 코-디자인 워크플로와 향후 과제를 제시. |
2026-05-12 | Microelectronics Reliability 저널 | https://www.sciencedirect.com/science/article/pii/S0026271426001496/pdfft?md5=3b333c87b05ea2df695378a5b24be00f&pid=1-s2.0-S0026271426001496-main.pdf |
| T10 | Die‑to‑Die IO, Bandwidth | Chiplet, Die-to-die, Single-ended IO, Bandwidth enhancement | A Review of Bandwidth Enhancement Techniques for Die-to-Die Single-Ended Interfaces in Chiplets | 칩렛 간 단일단(싱글엔디드) 다이-투-다이 인터페이스에서 대역폭을 높이기 위한 회로, 채널·부호화 기법을 리뷰. 채널 이퀄라이제이션, 패키지/인터포저 설계, 신호 인코딩과 클럭링 구조 등을 비교. 전력, 면적, 신뢰성 트레이드오프 관점에서 차세대 칩렛 IO 방향을 제시. |
2026-03-06 | IEEE 학술 리뷰 논문 | https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=11418640 |
| T11 | Thermal, 3D HBM on GPU | 3D HBM, GPU, STCO, Thermal co‑design | Breaking Thermal Bottleneck in 3D HBM-on-GPU Integration via System Technology Co-Optimization | 3D HBM-on-GPU 적층에서 열 병목을 완화하기 위해 패키지-아키-쿨링을 통합 최적화(STCO)하는 IEDM 발표 슬라이드. HBM 적층 수, 마이크로범프/TSV, 쿨링 구조 조합에 따른 온도·성능·신뢰성 영향을 분석. GPU/HBM 적층 설계에서 열 제약 하에서의 설계 자유도와 설계 가이드라인을 제시. |
2025-12-31 | IEDM 2025 발표 슬라이드 | https://www.researchgate.net/publication/404293227_IEDM2025_slidespdf |
| T12 | 2.5D Co-design, Chiplet | 2.5D IC, Chiplet, Co-design, Interposer, PDN | Architecture, Chip and Package Co-design Flow for 2.5D IC Design Enabling Heterogeneous IP Reuse | RISC-V 기반 64코어(ROCKET-64) 예제로 아키-칩-패키지까지 연동된 2.5D 코-디자인 플로를 제시. 하이브리드 링크 프로토콜과 칩렛화, 실리콘 인터포저 설계, HFSS/ADS 기반 SI/PI 모델링을 통합. 동일 기능 2D SoC 대비 2.5D의 PPA·면적 오버헤드를 정량화해 설계자용 평가 기준을 제공. |
2019-04-04 | DAC 2019 논문 (Georgia Tech) | https://share.google/HIUDcG5Yfi1ZENUJ3 |
| T13 | LLM Agent, 2.5D/3D DSE | LLM agent, Chiplet DSE, Cross-layer optimization | CHICO-Agent: An LLM Agent for the Cross-layer Optimization of 2.5D and 3D Chiplet-based Systems | 2.5D/3D 칩렛 시스템 설계 공간을 대상으로 LLM 기반 멀티 에이전트(관리자-필드) 구조인 CHICO-Agent를 제안. 애플리케이션-아키-칩-패키지 레벨 파라미터를 통합해 PPAC 비용을 최소화하는 설정을 탐색. SA 등 메타휴리스틱 대비 더 낮은 비용 설계를 찾고, 사람이 해석 가능한 설계·합리화 로그를 제공함을 실험으로 검증. |
2026-04-20 | arXiv 사전 공개 논문 | https://arxiv.org/pdf/2604.18764 |
| T14 | HD FO‑WLP, Chiplet, AIB | HD FO‑WLP, DNN chiplet, AIB, SI/PI | Design and Development of High Density Fan-Out Wafer Level Package (HD-FOWLP) for Deep Neural Network (DNN) Chiplet Accelerators using Advanced Interface Bus (AIB) | 4개의 22nm DNN 칩렛을 HD-FOWLP RDL(2 µm/2 µm) 위에 링 토폴로지로 통합한 2.5D 패키지 사례를 소개. AIB 기반 2 Gbps 링크 (55um ubump)에서 길이/리턴 패스, PDN 구조에 따른 SI/PI와 아이 다이어그램을 측정, 시뮬레이션. 5층 RDL, MR-MUF 계열 FO-WLP의 칩렛 통합·PDN 설계 가이드를 제시. |
2021-05-28 | IEEE ECTC 2021 | https://share.google/mnLn56WPRcXgs26UZ |
| T15 | Active Interposer, UCIe, Bridge | Silicon bridge, UCIe, 2.5D, SI | Design and Verification of Silicon Bridge in 2.5D Advanced Package Based on Universal Chiplet Interconnect Express (UCIe) | FCBGA 유기 기판에 삽입된 실리콘 브리지를 이용해 UCIe-A 채널을 구현·검증. GSG 라우팅 패턴과 GCPW/스트립라인/스태거드 마이크로스트립 구조에서 32 Gbps용 VTF loss·crosstalk를 분석. 45/55um 범프 피치 브리지 TV를 제작하여 S-파라미터·아이 다이어그램 측정으로 UCIe 스펙 만족을 확인. |
2024-10-17 | SSRN 프리프린트 (IME CAS) | https://papers.ssrn.com/sol3/Delivery.cfm/a4f1d8af-f90a-45ec-9dea-a28f3401e0a1-MECA.pdf?abstractid=5017887&mirid=1 |
| T16 | Chiplet Arch, Heterogeneous | Chiplet architecture, Heterogeneous integration, 2.5D/3D | Emerging Chiplet-Based Architectures for Heterogeneous Integration | 칩렛 기반 헤테로지니어스 통합 아키텍처의 유형(2.5D, 3D, 액티브 인터포저 등)을 분류·정리. 서버/HPC/AI·자동차 등 응용별로 칩렛 분할·인터커넥트 구조·메모리 계층 설계 트레이드오프를 분석. 설계 표준화(UCIe 등)와 검증/보안/테스트 과제를 포함한 로드맵을 제시. |
2025-03-15 | International Journal of Scientific Research in Computer Science, Engineering and Information Technology |
https://ijsrcseit.com/home/article/view/CSEIT25112439/CSEIT25112439 |
| T17 | Glass Core, Cu Adhesion | Glass core, TGV, Cu adhesion, Electroless Cu | Enhanced Copper Adhesion on Glass via Adhesion Promotion Coating | 유리 코어/인터포저(TGV 포함)에서 저온 습식 공정으로 구리 시드/배선을 형성하는 방법을 제안. 유기 접착 촉진 코팅과 액상 Pd 잉크(LMI)를 이용해 플라즈마·PVD 없이 촉매층을 형성하고 무전해 Cu를 증착. AFM/FESEM/XPS/나노스크래치 등으로 거칠기·필름 구조·접착·TGV 내 피복성을 평가. |
2025-10-02 | IMAPS/Glass 패키징 관련 학회 논문 | https://share.google/TWpe2quvHzPFAxedf |
| T18 | 2.3D Hybrid Substrate | 2.3D, Hybrid substrate, Solder joint, Underfill | Heterogeneous Integration on 2.3D Hybrid Substrate using Solder Joint and Underfill | 솔더 조인트+언더필을 사용하는 2.3D 하이브리드 기판 구조에서 헤테로지니어스 칩을 집적하는 공정을 소개. 기계·열 신뢰성(워페이지, 솔더 크랙 등)과 전기 특성을 평가. 2.5D/3D 대비 공정 단가·복잡도를 낮추면서도 고밀도 IO를 달성하는 타협형 구조를 제시. |
2022-03-27 | 학술·학회 논문 | https://share.google/kLMZuk97VpvQbAnQR |
| T19 | AI Data Center, Supply Chain | AI infra, Semiconductor ecosystem, Power, Supply chain | Powering AI: The Semiconductor Ecosystem at the Foundation of Data Centers | AI 데이터센터 인프라에서 반도체(로직·메모리·패키지·파워)의 역할과 밸류체인을 종합 분석한 리포트. GPU/ASIC, HBM·NAND, 어드밴스드 패키징, 파워·쿨링까지 전 스택 수요·투자 동향을 정리. 정책·공급망·에너지 제약이 향후 AI 인프라 확장에 미치는 거시적 영향을 논의. |
2026-06-01 | 산업·정책 분석 보고서 | https://www.semiconductors.org/wp-content/uploads/2026/06/SIA-AI-Data-Center-Report_June-2026.pdf |
| T20 | Material Simulation | Material properties, Advanced packaging, Simulation | Material Property Simulation for Advanced Packaging | 첨단 패키지용 재료(예: EMC, 언더필, RDL 폴리머 등)의 물성(CTE, 탄성, 열/전기 특성)을 시뮬레이션하는 기법을 소개. 실험 데이터와 FE/멀티피직스 모델을 연계해 워페이지·스트레스 예측精도를 높이는 방법을 설명. 패키지 설계 초기 단계에서 재료 선택·파라미터 감도 분석에 활용하는 예를 제시. |
2025-03-14 | 기술 페이퍼/보고서 | https://imapsource.org/article/153880-material-property-simulation-for-advanced-packaging.pdf |
| T21 | 3D Near-memory, LLM | Near-memory compute, 3D-stacked, LLM decoding | Rethinking Compute Substrates for 3D-Stacked Near-Memory LLM Decoding: Microarchitecture–Scheduling Co-Design | 3D 스택 근접 메모리 기반 LLM 디코딩용 컴퓨트 서브스트레이트를 재설계. 마이크로아키텍처와 스케줄링을 공동 최적화해 메모리 대역폭·지연 제약을 완화. 다양한 3D 스택 토폴로지·데이터플로에서 디코딩 지연·전력·코스트 트레이드오프를 분석. |
2026-04-09 | 연구 논문, ArXiv | https://arxiv.org/pdf/2604.04253 |
| T22 | Silicon Photonic Interposer | Silicon photonics, 2.5D interposer, ML hardware | Silicon-Photonic 2.5D Interposer Networks for Overcoming Communication Bottlenecks in Scale-out Machine Learning Hardware Accelerators | 규모 확장형 ML 가속기에서 전기 인터포저 한계를 넘어서는 실리콘 포토닉 2.5D 인터포저 네트워크를 제안. 포토닉 링크 토폴로지, 대역폭/지연 특성, 에너지/비트 측면에서 전기 링크와 비교. 패키지·광소자·라우팅 통합 설계 이슈와 시스템 레벨 성능 향상을 평가. |
2024-03-07 | 학술 논문, ArXiv | https://arxiv.org/pdf/2403.04189 |
| T23 | Silicon Photonic, Reconfigurable | Reconfigurable photonic, PCM, Chiplet network | ReSiPI: A Reconfigurable Silicon Photonic 2.5D Chiplet Network with PCMs for Energy-Efficient Interposer Communication | 2.5D 칩렛용 실리콘 포토닉 인터포저 네트워크에 PCM(Phase Change Material)을 적용해 재구성 가능한 라우팅을 구현. 트래픽 패턴 변화에 맞춰 링크를 동적으로 조정해 에너지 효율·지연을 최적화. 전기 대비 포토닉·PCM 기반 네트워크의 설계/제조 도전과 장점을 분석. |
2022-08-08 | 연구 논문 | https://dl.acm.org/doi/epdf/10.1145/3508352.3549432 |
| T24 | Sub‑µm Patterning, Substrate | Sub-micron patterning, High aspect ratio, Advanced substrates | Sub-micron Patterning High Aspect Ratio Structures in Advanced Substrates | 고밀도 패키지/기판에서 서브 마이크론 패턴·고종횡비 구조를 형성하는 공정(포토·에칭·필링 등)을 다룸. 라미네이션/플레이팅/드릴·레이저 등과의 통합 공정을 설명하고, DFM·신뢰성 관점에서 설계·공정 창을 제시. 첨단 서브스트레이트(RDL, 글라스/유기 기판 등)에 적용 사례를 제공. |
2025-10-02 | 공정·패키징 컨퍼런스 논문 | https://share.google/WNxgdGbPBwHLXp3vY |
| T25 | DFT, Power-constrained Test | Power-constrained test, Digital circuits, Test systems | Systems used for Power-Constrained Testing of Digital Circuits : A Review of DFT and Power Management Integration | 전력 제약 조건 하에서 디지털 회로 테스트를 수행하기 위한 테스트 시스템/방법론을 정리. 테스트 패턴·클럭·전압 제어로 피크 전력을 제한하면서 커버리지를 유지하는 기법을 설명. 대형 SoC/칩렛 기반 시스템에서 테스트 인프라 설계 시 고려할 사항을 논의. |
2025-08-21 | 테스트·DFT 관련 학술 논문 | https://share.google/F4ZAzjksUaclinJms |
| T26 | Future Advanced Packaging | Advanced packaging, Market, Roadmap, Trends | The Future Advanced Packaging | 첨단 패키징(2.5D, 3D, FO-WLP, CoWoS, Foveros, EMIB 등)의 기술·시장·공급망 동향을 종합한 리뷰성 매거진 기사. AI/HPC, 모바일, 자동차 등 애플리케이션별 요구와 주요 파운드리/OSAT의 로드맵을 비교. 소재/장비·표준화·인력 등 에코시스템 과제와 향후 전망을 제시. |
2025-12-30 | Advancing Microelectronics Magazine (2025 Vol 52, No.6) | https://online.flippingbook.com/view/1018021366/ |
| T27 | Thermal Management, Glass Core Substrate, Chiplet/AI Packaging | Direct liquid cooling, Microfluidic cooling, Glass core substrate, TGV, CHIPcon, ThermCon | Advanced Semiconductor Packaging Thermal Management | IMAPS Advancing Microelectronics 2026년 3호로, CHIPcon·ThermCon 2026 프로그램과 함께 고전력 모듈용 직접 칩 액체냉각 CFD 시뮬레이션 논문을 게재. Fraunhofer IZM GPTG가 주도하는 글라스 코어 서브스트레이트/TGV·RDL·신뢰성 로드맵과 유리 대 유기 코어의 기하학적 안정성 비교를 상세히 다룸. 고전력 AI/HPC 패키지 열 관리, TIM·마이크로채널·2상 냉각, 3DHI 마이크로쿨러 등 ThermCon 세션 내용을 포함해 첨단 패키징 열관리 트렌드를 요약. |
2026-05-01 | Advancing Microelectronics Magazine (2026 Vol 53, No.3) | https://online.flippingbook.com/view/833976066/ |
| T28 | Wire Bonding, Packaging Metrology | Wire bonding, Fine pitch, Vertical wire, Wedge bonding, Optical metrology | Wire Bonding Special Issue | IMAPS 월간지의 2026년 2호로, 파인 피치/수직 와이어 본딩과 웨지 본딩 신뢰성, 패드 표면처리, 3D AMF 기반 광학 계측 등 4편의 기술 논문을 수록. 5/12–13 Woburn에서 열리는 Wire Bonding 2026 워크숍·New England Chapter 심포지엄 프로그램 안내와 초청 글을 포함. Bill Chen 추모 기사, 3D InCites 플랫폼 소개, 향후 IMAPS 행사 일정 등 패키징 커뮤니티 소식을 함께 제공. |
2026-03-01 | Advancing Microelectronics Magazine (2026 Vol 53, No.3) | https://online.flippingbook.com/view/951396230/ |
| T29 | 첨단패키징 (FO WLP/PLP, 시장동향, Flip Chip) | RDL, WLP, fcMLF, AI, 2.5D/3D | Device Packaging "Show Issue" > FOWLP for Next-Generation Optical Switches 外 IMAPS 첨단패키징 기술·시장 동향 |
① FOWLP 기반 광-전자 이종집적 패키징(PUNCH 프로젝트)이 200mm 공정에서 PIC·EIC 통합 및 광 재배선층(ORDL)을 실증하며 광스위치용 스케일러블 패키징 가능성 제시 ② AI·HPC 수요 폭증에 힘입어 첨단패키징(AP) 시장은 2024년 500억 달러 돌파 후 2030년 800억 달러 이상(CAGR 8.5%)으로 성장 전망, TSMC CoWoS·Intel EMIB 등 2.5D/3D 채택 가속 ③ Amkor의 fcMLF는 구리 필러 기반 플립칩·리드프레임 구조로 열적·전기적 성능을 개선해 자동차·전력용 애플리케이션向 비용효율적 고성능 패키징 대안으로 부상 |
2026-01-31 | Advancing Microelectronics Magazine (2026 Vol 53, No.1) | https://online.flippingbook.com/view/129618754/ |