2026-01-09 : 뉴스 6건, 기술자료 6건 아래 링크 참고하시기 바랍니다. 다른 자료는 Search에서 키워드 입력하여 검색 가능합니다.
※ 기술자료는 " Perplexity AI"를 이용하여 3줄로 " 내용 요약 " 정리 하였습니다.
| ♥ 반도체 뉴스 (6건) | ||||
| NO | 키워드 | 제목 | 등록일 | 출처 |
| N1 | 뉴스 모음 | 한국 반도체 산업협회 - 데일리 뉴스 모음 | 2026-01-09 6:30 | KSIA |
| https://www.ksia.or.kr/infomationKSIA.php?data_tab=1 | ||||
| N2 | 뉴스 모음 | [제20260107-TT-01호] 2026년 1월 7일 반도체 기술 관련 주요 뉴스 요약 | 2026-01-08 9:00 | SPTA Times |
| https://www.sptatimeskorea.com/post/제20260107-tt-01호-2026년-1월-7일-반도체-기술-관련-주요-뉴스-요약 | ||||
| N3 | 뉴스 모음 | [제20260107-TM-01호] 2026년 1월 7일 반도체 제조 관련 주요 뉴스 요약 | 2026-01-08 9:00 | SPTA Times |
| https://www.sptatimeskorea.com/post/제20260107-tm-01호-2026년-1월-7일-반도체-제조-관련-주요-뉴스-요약 | ||||
| N4 | 뉴스 모음 | DRAM/낸드 소식 모음, MLC 물량 감소, 파이슨 고성능 컨트롤러 | 2026-01-08 8:44 | Gigglehd.com |
| https://gigglehd.com/gg/hard/18337095 | ||||
| N5 | AI, Security |
Auto, Security & Enabling Technologies > " Security Threats Converge On IoT, Industrial ICs, Physical AI " (영문) > Edge devices across multiple applications share common attack vectors. Security functionality must be designed in from the start and be updatable. |
2026-01-08 | Semiconductor Engineering |
| https://semiengineering.com/security-threats-converge-on-iot-industrial-ics/ | ||||
| N6 | AI Chip |
AI Chip Race Heats Up With Intel, Nvidia, and AMD’s CES Debuts (영문) > The industry's biggest chipmakers came to CES with processors that will shape the future of AI PCs, data center computing, and embedded AI. |
2026-01-08 | All About Circuit |
| https://www.allaboutcircuits.com/news/ai-chip-race-heats-up-with-intel-nvidia-amds-ces-debuts/ |
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| ♥ 반도체 기술 자료 (6건) | ||||
| NO | 키워드 | 제목 / 내용 요약 | 등록일 | 출처 |
| T1 | CAMTEK, MI, Packaging |
CAMTEK Metrology Innovations Target Advanced Packaging in Chip Manufacturing - YouTube 동영상 > 이 영상은 Semicon Taiwan 2025에서 Camtek의 CEO와 SVP가 HPC(고성능 컴퓨팅) 및 AI 응용 분야를 위한 첨단 패키징 기술 동향과 Camtek의 대응 전략을 소개한 인터뷰입니다. Camtek은 하이브리드 본딩과 고밀도 마이크로범프를 지원하기 위해 O 및 Eagle G5와 같은 새로운 검사 및 계측 시스템을 주력으로 선보였습니다. 이들은 검사 기술을 통해 수율을 높여 제조 비용을 절감하고, Clear Sight 기술 및 AI 기반 알고리즘을 활용하여 검사의 정확도와 효율성을 극대화하는 데 중점을 두고 있습니다. |
2025-09-29 | EE Times aiwan |
| https://www.youtube.com/watch?v=_0ifJfjalqw | ||||
| T2 | 3D Packaging, Hybrid Bonding, Micro Bumps, Chip Integration |
3D 칩 적층을 위한 하이브리드 본딩의 최근 기술 동향 > Recent Progress of Hybrid Bonding and Packaging Technology for 3D Chip Integration > 3D 패키징은 메모리 등 칩을 수직 적층하여 고성능·소형 전자기기(HPC, AI, HBM)의 요구를 충족하는 차세대 기술이다. 이를 위해 2.5D/3D 패키징, MR-MUF, 하이브리드 본딩 등 다양한 첨단 패키징 공정이 개발되고 있다. 그러나 미세 피치 범프 접속과 대량 생산의 한계가 있으며, 본딩 기술의 고도화가 산업 발전의 핵심 과제이다. |
2023-12-31 | ScienceOn, Journal of KSDT Vol. 22, No. 4, 2023 |
| https://share.google/NQIq7jVLEMdGcjnpy | ||||
| T3 | Microvia, Cu |
Effect of Organic Additives on Filling Behavior and Microstructure of Electrodeposited Cu in Microvia for Semiconductor Packages > 2.1D 반도체 패키징 기판에 적합한 미세 구리 배선 형성 기술을 개발하고자, 30 ㎛ 직경의 비아(via) 패턴에 대한 유기첨가제를 사용하는 구리 전해도금의 특성을 조사하였다. 전해도금 용액에 포함되는 유기첨가제의 조합과 농도에 따른 도금층의 비아 내 충진 거동과, 미세조직 및 집합조직 발달에 미치는 영향을 분석하였다. 상용 유기첨가제로 사용되는 가속제(accelerator)와 억제제(suppressor)의 전기화학적 거동을 회전 원판 전극(rotating disk electrode, RDE)을 이용한 정전류 측정(galvanostatic measurement)을 통해 해석하였고, 이를 바탕으로 비아 도금을 위한 용액에 포함되는 각 유기첨가제의 농도를 결정하였다. 이후 억제제의 농도는 일정하게 유지하고 가속제의 농도를 변화시키면서 비아 패턴에 대한 구리 도금을 실시하였고, 이에 따른 비아 내 구리 충진 특성과 결함 여부를 광학현미경 및 집속 이온 빔(focused ion beam, FIB)을 이용하여 관찰하였다. 또한, 결정립의 크기 및 형상, 결정방위와 결정립계 특성을 전자 후방 산란 회절(electron backscatter diffraction, EBSD) 분석기술을 이용하여 분석하였다. 이러한 일련의 실험 결과, 30 ㎛급 비아 내 구리 충진 거동이 억제제 + 가속제 조합의 농도에 의해 영향을 받으며, 구리 결정립 구조의 변화를 가져오는 특정 유기첨가제 조합에서 바텀-업(bottom-up) 충진이 촉발됨을 확인하였다. |
2025-07-15 | Korea Science |
| https://koreascience.kr/article/JAKO202520439603817.page | ||||
| T4 | Silicon Photonic |
Imec Silicon Photonics Platforms - Performance Overview and Roadmap > 실리콘 포토닉스는 데이터센터용 단거리 싱글모드 트랜시버의 핵심 플랫폼으로 자리 잡고 있다. 코패키지드 옵틱스 개념의 등장으로 HPC, Lidar, 양자컴퓨팅 등에도 응용 가능하다. 최신 기술 동향으로 활성 실리콘 포토닉스 플랫폼에 LPCVD SiN을 통합하는 연구가 진행되고 있다. |
2023-03-12 | ResearchGate |
| https://share.google/GCQP0i73fKmn5kb5c | ||||
| T5 | CPO | Next-Generation Semiconductor Packaging_ Status of Co-Packaged Optics based on Silicon Photonics > 차세대 반도체 패키징: 실리콘 포토닉스 기반 Co-packaged Optics의 연구 개발 현황 > 인공지능(AI) 기술의 급속한 발전이 대규모 데이터 처리에 대한 수요를 크게 증가시킴에 따라 반도체 패키징에서 Optical I/O 기술의 중요성이 부각되고 있다. 특히 AI 모델과 고성능 컴퓨팅(HPC) 시스템이 점점 더 복잡해지면서, “Interconnect Wall” 또는 “Power Wall”으로 불리는 인터커넥트 병목현상을 극복하는 것이 더욱 중요해지고 있다. 이러한 병목현상 극복을 위해 Co-Packaged Optics(CPO)가 해결책으로 떠오르고 있으며, 이를 통해 AI 및 HPC 시스템에 필요한 고속 데이터 전송이 이뤄질 것으로 기대되고 있다. 본 논문에서는 거대 AI 모델 연산을 위한 차세대 HPC 컴퓨팅 노드의 고속, 저전력, 저지연 네트워크를 위한 실리콘 포토닉스 기반 CPO 기술에 대해 소개하고, 특히, CPO를 기반으로 고도화되고 있는 첨단 패키징 분야의 Opto-chiplet(광학칩렛) 패키징 기술에 대한 현황과 향후 전망을 제시해 보고자 한다. |
2025-02-10 | kmeps, J. Microelectron. Packag. Soc., 31(4), 29-36 (2024) |
| https://scienceon.kisti.re.kr/srch/selectPORSrchArticle.do?cn=JAKO202405260480166 | ||||
| T6 | Silicon Interposer, TSV, CA, DPA |
Test Methods for Evaluation of Silicon Interposer Manufacturing Process > 실리콘 인터포저는 TSV(Through Silicon Via)와 웨이퍼 본딩 공정으로 구성된 3D 패키징 기술이다. 공정 품질 평가는 CA(Construction Analysis)나 DPA(Destructive Physical Analysis)로 진행되며, 단면 샘플 분석이 핵심이다. 새로운 시편 준비법(고정–연마–폴리싱)은 단면을 더 선명하게 만들어 공정 취약점을 효과적으로 평가할 수 있다. |
2025-04-09 | ResearchGate |
| https://www.researchgate.net/publication/391388427_Test_Methods_for_Evaluation_of_Silicon_Interposer_Manufacturing_Process | ||||