2026-01-08 : 뉴스 9건, 기술자료 5건 아래 링크 참고하시기 바랍니다. 다른 자료는 Search에서 키워드 입력하여 검색 가능합니다.
※ 기술자료는 " Perplexity AI"를 이용하여 3줄로 " 내용 요약 " 정리 하였습니다.
| ♥ 반도체 뉴스 (9건) | ||||
| NO | 키워드 | 제목 | 등록일 | 출처 |
| N1 | 뉴스 모음 | 한국 반도체 산업협회 - 데일리 뉴스 모음 | 2026-01-08 6:30 | KSIA |
| https://www.ksia.or.kr/infomationKSIA.php?data_tab=1 | ||||
| N2 | 뉴스 모음 | [제20260106-TT-01호] 2026년 1월 6일 반도체 기술 관련 주요 뉴스 요약 | 2026-01-07 9:00 | SPTA Times |
| https://www.sptatimeskorea.com/post/제20260106-tt-01호-2026년-1월-6일-반도체-기술-관련-주요-뉴스-요약 | ||||
| N3 | 뉴스 모음 | [제20260106-TI-01호] 2026년 1월 6일 글로벌 반도체 산업 관련 주요 뉴스 요약 | 2026-01-07 9:00 | SPTA Times |
| https://www.sptatimeskorea.com/post/제20260106-ti-01호-2026년-1월-6일-글로벌-반도체-산업-관련-주요-뉴스-요약 | ||||
| N4 | 뉴스 모음 | AMD, CES 2026에서 다양한 파트너와 “AI Everywhere, for Everyone” 비전 공유 | 2026-01-06 17:04 | Gigglehd.com |
| https://gigglehd.com/gg/ggnews/18326976 | ||||
| N5 | AMD, CPU, GPU, CES 2026 | AMD, CES 2026서 차세대 Venice CPU와 MI400 가속기 실리콘 공개 … 256코어 Zen6 아키텍처 탑재 | 2026-01-07 | 한국정보기술 진흥권 |
| https://share.google/6q8ByUpa5wNYtUIiA | ||||
| N6 | AMD, Venice, MI400, CES 2026 | CES 2026: Taking the Lids off AMD's Venice and MI400 SoCs (영문) | 2026-01-07 | Chips and Cheese |
| https://chipsandcheese.com/p/ces-2026-taking-the-lids-off-amds | ||||
| N7 | CPO, 광패키징, 실리콘 포토닉스 | ETRI > 뉴스 및 동향 > 뉴스 > [뉴스레터] 반반뉴스 58호 > AI 반도체향 실리콘 포토닉스 칩렛 기반 광패키징 기술동향 > 인공지능 기술 발전과 문제점을 배경으로 CPO (Cop-Packaged Optics)의 등장 배경과 필요성을 살펴보고, 실리콘 포토닉스 기반 아키텍처와 전기, 광집적 패키징 구현을 위한 주요 고려 사항을 정리한다. 아울러 NVIDIA, TSMC, 인텔,브로드컴 등 최근 광패키징 기술 사례를 분석하고 향후 전망 및 시사점을 제시한다. | 2026-01-07 | ETRI |
| https://kchipsrnd.org/kor/news_issue/news.html?bmain=view&uid=69&search=%26page%3D1 | ||||
| N8 | 뉴스 모음 | Blog Review: Jan. 7 > Systems & Design > TSV overview; thermal trends; AI-assisted design; 6G isn’t just faster 5G; model tradeoffs. (영문) | 2026-01-07 | Semiconductor Engineering |
| https://semiengineering.com/blog-review-jan-7-2/ | ||||
| N9 | CXL, AI 병목 | [테크다이브] 도래한 '메모리 센트릭' 시대, AI 병목 해결 과제는 | 2026-01-08 6:00 | 정보통신기획 평가원 |
| https://www.ddaily.co.kr/page/view/2026010716223912723 | ||||
| ♥ 반도체 기술 자료 (5건) | ||||
| NO | 키워드 | 제목 / 내용 요약 | 등록일 | 출처 |
| T1 | 반도체 패키지, 불량 검출 | Automatic Detailed Region of Interest Model for Real-Time Semiconductor Package Defect Detection > 실시간 반도체 패키지 불량 검출을 위한 세부 관심 영역 자동 추출 기법 > 인공지능(AI) 기술의 발전과 함께 등장한 2.5D, 3D 패키징과 같은 고성능 반도체 패키징 기술이 등장하였고, 이러한 반도체 패키지의 디자인은 점점 복잡해지고 있으며 패키지 내 검사가 필요한 영역의 수는 지속해서 증가하고 있다. 이에 따라, 기존의 수동 방식으로 영역을 지정하고 임계값을 설정하는 룰베이스 기반 불량 검사 시스템은 많은 시간과 오류 가능성을 동반한다. 이러한 문제를 해결하기 위해, 본 연구는 딥러닝 모델을 활용하여 실제 양산 QFN (quad flat no-lead)과 BGA (ball grid array) 패키지이미지에서 불량 탐지를 위한 관심 영역(region of interest, ROI)을 자동으로 추출하는 방법을 제시한다. 본 연구에서는 실시간 객체 탐지에서 가장 많이 사용되는 YOLOv8, YOLOv9, YOLO v10, YOLOv11 모델을 사용하여 학습 데이터 양이 모델 성능에 미치는 영향을 분석하고, 데이터 증강 및 전처리 기법을 통해 적은 데이터셋 으로도 자동 세부 관심 영역 추출 성능을 향상시킬 수 있음을 확인하였다. 또한 실제 산업 현장의 다양한 조명 변화 조건을 고려하여, 딥러닝 모델이 반도체 패키지 내 중요한 요소들을 높은 정확도로 잘 탐지할 수 있음을 입증하였다. 본 연구는 반도체 패키지 검사 시스템의 자동화 및 효율성을 향상시키는 데 중요한 기초 자료로 활용될 것이다.age Defect Detection | 2025-04-22 | kmeps, Korea Science |
| https://share.google/Hx5O8ePQ4kXpotqcw | ||||
| T2 | FOWLP, Interposer, Chiplet, RDL | Development and Optimization of Fine-Pitch RDL for RDL Interposer, and Embedded Bridge Die Interposer Fabrication Using Fan-Out Wafer-Level Packaging Technology > 본 연구는 FOWLP 기반 2.5D 및 Embedded Bridge Die 인터포저에 적용되는 미세 피치 RDL 공정을 개발하고 최적화했다. 신규 양성 포토레지스트를 이용해 노광 에너지와 포커스 조건을 조정하여 미세 패턴의 해상도와 균일성을 향상했다. 최적화된 RDL 기술은 칩렛 기반 AI 및 HPC 패키징에서 높은 신호 무결성과 집적도를 구현하는 핵심 기반 기술로 확인되었다. | 2026-01-04 | Pre prints.org |
| https://www.preprints.org/manuscript/202601.0122 | ||||
| T3 | DFT, Memory, Built-In Test, SOC | 향상된 DFT 분석을 위한 MBIST 결함 정보 기록 시스템 설계 MBIST Fault Preservation System Design for Enhanced DFT Analysis > 현대 반도체 시스템에서는 초고집적화로 인해 테스트 중요성이 더욱 증가하고 있어서 DFT의 도입이 필수적이다. 특히 SoC에서는 메모리의 면적이 전체 칩 면적의 대부분을 차지하기도 하며, 메모리 신뢰성과 테스트가 중요한 과제이다. 공정 미세화와 집적도 증가로 메모리 셀 결함 가능성이 높아지고, 이로 인해 데이터 손실 및 시스템 오작동 등의 문제가 발생할 수 있다. 이를 해결하기 위해 MBIST 기술이 널리 채택되며, 결함 복구 메커니즘인 BIRA 및 BISR와 같은 중요 기능도 수행한다. 그러나 기존의 복구 메커니즘이 있어도 공정상 발생하는 결함은 해결되지 않는다. 본 논문에서는 MBIST를 통해 검출된 결함 정보를 정상 메모리 영역에 저장하고, 이를 공정 제조사에서 확인하여 결함 유형 및 위치 분석을 통해 수율 개선에 활용할 수 있는 구조를 제안하였다. 시뮬레이션 결과, 다양한 종류의 결함 정보가 정확히 저장되어 DFT 개선에 도움을 줄 수 있음을 확인하였다. | 2025-07-10 | KOAJ, Korea Open Access Journals |
| https://www.kci.go.kr/kciportal/landing/article.kci?arti_id=ART003221146 | ||||
| T4 | Packaging, SLT, Chiplet, Photonics | Semiconductor IC Testing - A Comprehensive Analysis from Core Processes to Advanced Packaging Challenges > AI, 3D IC, Chiplet 등 고집적·이종 집적 기술의 부상으로 반도체 테스트가 단순 결함 검출 단계를 넘어 설계·패키징 최적화의 핵심으로 진화하고 있다. Wafer부터 CoWoS·SoIC·Silicon Photonics에 이르기까지 WAT, KGD, SLT 등 전 공정 테스트가 통합되고, 전기적·광학적 측정의 복합화가 가속되고 있다. Advantest, Teradyne, KLA 등 테스트 장비 및 계측 공급망이 산업 경쟁의 전략적 허브로 부상하며, 차세대 Chiplet·CPO 생태계 대응이 핵심 과제가 되고 있다. | 2025-08-20 | SEMIVISION |
| https://tspasemiconductor.substack.com/p/semiconductor-ic-testing-a-comprehensive | ||||
| T5 | Memory, Tester | TERADYNE Unveils Magnum 7H - The Next-Generation Memory Tester for High bandwidth Memory Devices > 테라다인은 HBM이 탑재된 GPU·가속기용 차세대 메모리 테스터 Magnum 7H를 출시했으며, 이미 주요 HBM 제조사에서 양산 적용 및 출하 램프가 진행 중이다. Magnum 7H는 HBM2E·HBM3·HBM3E·HBM4·HBM4E를 지원하고, 베이스 다이 웨이퍼 테스트부터 코어 테스트·번인, KGSD/CoW 및 포스트 싱귤레이션까지 전 공정을 포괄적으로 커버하여 고품질 HBM 테스트를 가능하게 한다. 최대 4.5Gbps 속도, 최대 9,216 디지털 핀·2,560 파워 핀 구성이 가능해 고속·고병렬 테스트로 코스트 오브 테스트를 낮추고, 기존 대비 약 1.6배 높은 처리량과 향상된 수율을 제공한다. | 2025-08-04 | TERADYNE |
| https://share.google/BpPq10pJ8qFJ9ZuYl | ||||